王柱

（浙江大學(xué)，浙江 杭州 310058）

0 引言

在現(xiàn)代的嵌入式集成電路制造中，鍵合工藝技術(shù)已作為封裝中的一個關(guān)鍵步驟被普遍關(guān)注，而隨著國際黃金價格的日益上漲，新型材料及鍵合線的發(fā)展也已日益引起了各大生產(chǎn)商及其終端顧客的興趣[1]。關(guān)于新型材料鍵合線上的工藝窗口的研究，直接關(guān)系到新型鍵合材料在具體實際產(chǎn)品中發(fā)揮的作用，對于新型材料的評估和選擇以及確保在實際應(yīng)用中的安全性和可靠性，也是各生產(chǎn)商集中關(guān)注的問題。

1 集成電路的發(fā)展

在集成電路產(chǎn)業(yè)界，人類已經(jīng)習(xí)慣于用在集成電路生產(chǎn)中所能夠?qū)崿F(xiàn)的最小線寬，并習(xí)慣性稱其為特性寬度[2]。同時也用所采用的硅單晶片直徑參數(shù)和動態(tài)存取存儲器（DRAM）所能儲藏的容積來評估集成電路生產(chǎn)工藝的發(fā)展。集成電路技術(shù)的發(fā)展一貫遵循摩爾定律，即動態(tài)隨機存儲器（DRAM）的最大集成化度每18個月翻一番。對于集成電路生產(chǎn)來說，單個晶片集成化度的增加，一是采取增加晶片體積，二是靠降低特性寬度。假如以MOS晶體管的設(shè)計來評估整個集成電路設(shè)計科技的發(fā)展方向和展望，那么在未來5年的趨勢仍是集成電路的特性寬度將每3年遞減30%，而DRAM的特性容積將以每3年遞增4倍的速度發(fā)展[3]。

1.1 集成電路的研究背景

20世紀(jì)末，半導(dǎo)體集成電路工藝技術(shù)又有了一次重大的突破性進展，這便是操作系統(tǒng)晶片的問世。操作系統(tǒng)晶片是把同一種電子產(chǎn)品操作系統(tǒng)在單一晶片上完成的大型集成電路板。比如，一種把長16m的DRAM、微處理器、接口集成電路板等單一集成化的產(chǎn)物。目前的SOC已經(jīng)含有上萬億的電晶體，基本上已經(jīng)能夠把所有電路系統(tǒng)的設(shè)計工作都包含在其中。而針對這種總體規(guī)模如此龐大的系統(tǒng)芯片，所面臨的最大技術(shù)課題便是對于“做什么”以及“怎么做”的提問。在“做什么”中，我們首先要明白怎么能找出一個電路系統(tǒng)，來發(fā)揮SOC的巨大潛力；在“怎么做”中，對于產(chǎn)品怎么設(shè)計和怎么制造是兩個技術(shù)關(guān)鍵。

1.2 集成電路的研究現(xiàn)狀

首先，從整個工藝技術(shù)來看，系統(tǒng)芯片設(shè)計首先面對的主要問題就是高集成化設(shè)計制造的關(guān)鍵技術(shù)，它可以分為工藝技術(shù)和設(shè)計技術(shù)兩個方面。工藝技術(shù)可參考標(biāo)準(zhǔn)集成化電路結(jié)構(gòu)工藝技術(shù)，目前的高微細工藝已超過了0.13μm,而設(shè)計的關(guān)鍵技術(shù)則是解決了數(shù)量如此龐大的晶體管怎么組成控制系統(tǒng)的提問[4]。其次，據(jù)美國國家0.5導(dǎo)體工業(yè)會的估計，雖然最近幾年高集成度技術(shù)以每年60%的速度增長，但由于設(shè)計人員的工作能力仍以每年20%速度增長，所以設(shè)計力量欠缺的現(xiàn)實問題也將越來越嚴(yán)重。再次，和規(guī)范集成電路有所不同，系統(tǒng)芯片需要專門處理元件間的兼容問題，這就需要將以往制作在印制電路板上的形形色色的各種元件，包括DRAM、EEPROM、模擬集成電路、高壓集成電路、小功率集成電路和邏輯電路等整合到同一個晶片上[5]。

2 集成電路芯片的三大難題

SOC的高集成化程度設(shè)計雖然有著效率高、低功耗的優(yōu)勢，不過由于采用等比率壓縮設(shè)計原則，高集成化程度設(shè)計伴隨的小尺度化也造成了許多困難。如果元件數(shù)量和導(dǎo)線的長度都減少了1.05，則總功率將增大到1.6倍，引線的延遲增大到3.6倍，則導(dǎo)線電流密度將增大到1.8倍，導(dǎo)線噪聲系數(shù)增大到2.5倍，設(shè)計的時間復(fù)雜度將增大到4倍。

由于高集成度，產(chǎn)生了3個危機。第1個危機是功率危機，SIA預(yù)計在2010年將產(chǎn)生單片功率為150W以上的集成電路，而第2個危機則是布線危機，由于配線推遲時間的增加，電流密度增加將使得布線可靠性下降，同時布線多層化產(chǎn)生的成本增加、配線間的電流耦合增加以及布線噪聲增加。上述問題的出現(xiàn)將導(dǎo)致嵌入式集成電路的設(shè)計著眼點由過去的以晶體管為中心，轉(zhuǎn)變到現(xiàn)在的以配線為中心。第3個危險是更加復(fù)雜的危機，它主要是由于晶體管數(shù)量增加而造成的。全球各個國家都投入了很多力量著手挑戰(zhàn)這些問題[6]，比如美國政府就啟動了被叫作MACR的科研項目，包含了布線和設(shè)計等一系列課題，每年投資約數(shù)千萬美金，并打算在10年間解決這些問題。

2.1 功耗危機

CMOS門電路的總功率根據(jù)充放電電流與亞閾值泄漏電流之和確定，充放電電流可以表示為afcv2，當(dāng)中a是活化率、f為頻率、c是負(fù)荷電容器、v是電源電壓。由此可見，功耗與電源電壓平方成正比，所以降低電壓對降低功耗較為有效。但是，電源電壓的降低受到了延遲時間增長的影響。低閾值電壓是克服這種問題最有效的辦法，但是將造成亞閾值泄漏電流的增加。因此，要克服這些問題，可選擇多值閾電流、可變閾電壓等辦法。在某一時期或?qū)δ硞€電路部分更改電源電壓也是克服延時和功率問題的一個辦法。為完成這些設(shè)計，公司現(xiàn)在正重點研發(fā)芯片上的可控式DC-DC變換器，目前已經(jīng)產(chǎn)生了可以調(diào)節(jié)頻率、電源電壓等的STRONGAM處理器。而這種新技術(shù)方案的提出，對完善EDA功能提供了全新的課題。當(dāng)電源電壓下降至0.5V時，延遲特性具有真正溫度特征。因此還必須警惕出現(xiàn)的熱損傷現(xiàn)象，在這方面寄生閂鎖結(jié)構(gòu)由于完全地消除了CMOS電路的寄生效應(yīng)，能夠更有效地避免熱損傷，也能夠安全地減小電源電壓。而另外一種技術(shù)，就是光柵與自然本體直接相連的具有高動態(tài)閾電壓的DTMOS。SOC充分利用自身的可編程序的數(shù)據(jù)處理優(yōu)點，開啟了利用軟件與硬件共同控制集成電路模式的新時代。過去人們總是用延時D(Delay）與平均面積A(Area）來評價LSI設(shè)計工作的優(yōu)良程度，最近增加了功率P(Pwer）這項指標(biāo)，有時也將開發(fā)周期T(Tum-Amund Time)和可靠性R(Reliability）等用作指標(biāo)。所以當(dāng)工程設(shè)計人員在使用標(biāo)準(zhǔn)EDA工具進行產(chǎn)品設(shè)計的時候，并不能只考慮D、A項目，也要兼顧P、T、R等項目。因為信息流可以在里面?zhèn)鬟f，所以系統(tǒng)芯片和標(biāo)準(zhǔn)LSI比較有著顯著的低功耗優(yōu)點。比如，要對DVD中所用的MPEG-2進行編碼，若要用普通的微處理設(shè)備或者軟件系統(tǒng)完成編碼，則要求40W的功率；而若選擇多媒體專用處理器，則只需3W的功率；如用專門的SOC，則只需0.7W的功率。由此可見經(jīng)過對專門集成電路的系統(tǒng)化設(shè)計，能夠?qū)⒄w耗電量減少兩個數(shù)量級。

把內(nèi)存嵌入整個系統(tǒng)晶片中也是減少功率的一種主要途徑。如將內(nèi)存和管理器分開做到在2個晶片上，為了達到IG骼的最大帶寬，在接口部分要求1W的最大功率，但如果將兩個集中到同一個晶片上，就能夠?qū)⒆畲蠊β蕼p小至0.02W，從而幾十倍地減少整個系統(tǒng)功率。再組裝也是減少功率的一種主要方式，最近產(chǎn)生了一種被叫作CSP(chipsize package或chip scale package）的管殼，厚度和晶片相同數(shù)量級，不但能夠完成超小型的整機，而且還能夠大幅減少整個系統(tǒng)功率。這種包裝工藝技術(shù)顛覆了傳統(tǒng)的先工序、后工藝概念，將包裝工藝作為硅晶圓工序的最后一個環(huán)節(jié)[7]。假設(shè)晶片為0.5V、5W，而電源線的總電流是10A，如果允許電源線損失0.025V的電壓降，那么在晶片上需要10μm厚度的電源配線，這種厚層工藝就需要利用管殼布線技術(shù)，在LSI上制造陣列型高壓焊點，將管殼和晶片進行一體化設(shè)計。利用管殼的較厚配線層不但有助于緩解功率問題，而且還可以克服布線延時問題，這也就對EDA的封裝工藝技術(shù)及仿真功能提供了需求。

2.2 布線危機

小尺度化產(chǎn)生的另一種主要原因是，布線橫截面及導(dǎo)線與硅的相接觸面積隨比值減小因子的平方下降，從而使得布線延時增加[8]。同時由于電流密度增加，電壓遷動所導(dǎo)致可靠性降低的效果也更為突出。此外，多層布線還提高了設(shè)計時間和成本。為降低布線阻抗和電流密度系數(shù)，現(xiàn)在也有采取非均勻分布的比值減小方法，即膜厚度固定而路徑長度降低，不過這樣會導(dǎo)致布線側(cè)面積和布線距離之間的比值增加，使得配線之間的寄生電容量增加，從而導(dǎo)致耦合噪聲增加和時序誤差增加，必須考慮電子感應(yīng)的因素。盡管在配線方面的設(shè)計要考慮的困難問題很多，但是高性能的EDA系統(tǒng)能夠支持設(shè)計者進行布線的方案設(shè)計。

2.3 復(fù)雜化危機

處理復(fù)雜化的問題有兩種方式，一是高抽象度工程設(shè)計，二是工程設(shè)計的共有化。由于高抽象度工程設(shè)計是為了徹底改變過去的LSI工程設(shè)計中以整個硬件設(shè)計確定電路特性的方式，而改為使硬件與軟件一起工作來實現(xiàn)電路功能，所以在復(fù)雜電路設(shè)計的最后階段，就需要雙方共同進行硬件與軟件設(shè)計，也稱為協(xié)同工程設(shè)計。目前的EDA開發(fā)工具還可以實現(xiàn)協(xié)同仿真和協(xié)調(diào)試驗，但還不能實現(xiàn)軟硬件的協(xié)同工程設(shè)計。但今后將會產(chǎn)生可以提供如何最優(yōu)化地劃分軟硬件功能的高性能系統(tǒng)產(chǎn)品設(shè)計開發(fā)工具。而最佳的產(chǎn)品設(shè)計不但能提供適合的處理器架構(gòu)，還具備字長、命令組變化的操作靈活性，而且也是自動化的生成編寫語言。

3 集成電路芯片鍵合技術(shù)

引線鍵合的最根本形式，是在芯片的傳送連接中引進和導(dǎo)出各種金屬線，以完成電氣的互連。工程中我們一般使用熱壓引線鍵合、超聲波引線鍵合、熱聲引線鍵合等方法。

3.1 熱壓引線鍵合焊

熱壓引線鍵合焊是運用升溫和加壓，使金屬引線和芯片焊盤間接觸面上的分子間距離到達一定的引力區(qū)域，進而實現(xiàn)電子鍵合的目的。該工藝技術(shù)于1957年在貝爾實驗室被廣泛應(yīng)用，是最早期的熱封裝工藝技術(shù)，但現(xiàn)在已經(jīng)很少在實際中應(yīng)用。熱壓鍵合的焊頭一般有針狀和圓柱形等多種類型，在工藝進行過程中，熱壓焊點和壓焊頭都需要迅速升溫，一般的溫度都在150～200℃，以保證在各區(qū)域上都不會氧化。

3.2 超聲引線鍵合焊

超聲引線鍵合焊是指使用超聲波發(fā)生器，使劈刀（焊接刀）產(chǎn)生水平方向的彈性振動，而在此過程中由于壓力作用，使劈刀在兩種作用力的共同作用下推動著金屬鉚接件與焊盤表面迅速碰撞，使金屬引線在能量的影響下產(chǎn)生熱塑性形變，在整個微觀的焊盤范圍內(nèi)形成了致密的焊縫接合，而因為摩擦的影響，也能夠更有效地消除焊縫表層的金屬氧化層，以改善焊縫的品質(zhì)[9]。單一的超聲鍵合焊可在常溫下完成，且不需要加溫亦可進行。

3.3 熱超聲引線鍵合焊

熱超聲引線鍵合焊是以超聲電能相互作用，外加電阻熱推進鍵合的新形式，這個方法糅合了高溫?zé)釅汉统暫附拥膬?yōu)勢，利用熱超聲的作用力把焊接盤表層的一般氧化物層和一般化學(xué)污染層去掉，然后再在焊接界面上升溫，從而使金屬原子間相互擴散，從而產(chǎn)生了新的金屬之間的緊密接觸，形成原子鍵結(jié)。在熱超聲波引線鍵合焊接工藝的推進過程中，基板溫度通?？刂圃?20～240℃，正因為是高溫度加熱，這個方法才能夠更加有效地控制金屬表面間的化合物生長，同時也因為熱超聲震蕩能力與溫壓之間的合力影響，導(dǎo)致原子鍵結(jié)的安全性大大提高，而且在工藝范圍內(nèi)也還有很大的發(fā)展空間。目前90%以上的0.5導(dǎo)體封裝技術(shù)都使用了該工藝[10]，也是本文焊接材料討論的基本鍵結(jié)方法。

4 結(jié)語

縱觀現(xiàn)代信息技術(shù)社會，發(fā)展的核心依然是現(xiàn)代微電子科學(xué)技術(shù)，而硅0.5導(dǎo)體材料依然是現(xiàn)代微電子科學(xué)技術(shù)的主導(dǎo)。大口徑硅單晶片的制造是進一步提高集成電路整合度的基石，怎樣有效控制它們的點缺口和二次缺口仍將面對重大技術(shù)挑戰(zhàn)。超大規(guī)模集成電路的生產(chǎn)科學(xué)技術(shù)是一種發(fā)展的科技，唯有把握最前沿的科技才能在國際競爭中占有國際市場。但是由于一些材料的缺乏,新器件設(shè)計技術(shù)原理和新的0.5導(dǎo)體先進工藝的發(fā)展仍在探索階段，集成電路的制造技術(shù)水平還將繼續(xù)向新的高度攀升。