王　丹,王　健,來金梅

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點實驗室,上海 201203)

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一種基于FPGA快速進(jìn)位鏈的時間數(shù)字轉(zhuǎn)換電路

王丹,王健,來金梅

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點實驗室,上海 201203)

設(shè)計了一種基于FPGA快速進(jìn)位鏈的時間-數(shù)字轉(zhuǎn)換電路.該電路采用延遲內(nèi)插技術(shù),引入雙鏈結(jié)構(gòu)消除建立/保持時間對寄存器陣列輸出結(jié)果的影響,并采用半周期平均延遲測試法,在Xilinx Virtex-4芯片上實測獲得了59.19ps的分辨率.該電路采用使能控制模塊將寄存器陣列輸出結(jié)果的鎖定時間控制在一個時鐘周期內(nèi).使用FPGA Editor軟件對該電路中單級延遲宏單元進(jìn)行配置,并利用用戶約束文件替代傳統(tǒng)的手工布局布線,使得電路具有可移植性.此外,利用該電路對實測芯片中的CLB組合開關(guān)參數(shù)進(jìn)行了測試,結(jié)果滿足數(shù)據(jù)手冊中提供的參數(shù)值的范圍.

時間數(shù)字轉(zhuǎn)換器； 時間間隔測量； 現(xiàn)場可編程門陣列

時間間隔測量技術(shù),尤其是皮秒(1ps=10-12s)級測量技術(shù),在航天航空、激光測距、原子物理實驗、集成電路(Integrated Circuit, IC)參數(shù)測量等領(lǐng)域有著重大意義和廣泛應(yīng)用,國內(nèi)外學(xué)者對該技術(shù)做了大量的學(xué)術(shù)研究,并利用IC方式實現(xiàn)了各種時間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter, TDC).

早期的數(shù)字化TDC電路主要基于專用集成電路(Application Specific Integrated Circuit, ASIC)技術(shù),根據(jù)用戶需求設(shè)計信號的傳播路徑,并且該路徑在芯片制成后不會受到綜合和布局布線的影響,因此可以達(dá)到1.25ps分辨率[1].然而,ASIC芯片的設(shè)計周期長、開發(fā)成本高、靈活性差,而基于現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)電路雖然受到芯片制造工藝和布局布線策略的影響導(dǎo)致較低的分辨率,但其設(shè)計周期短、開發(fā)成本低、靈活性高,并且隨著半導(dǎo)體技術(shù)的創(chuàng)新和進(jìn)步,FPGA的集成度越來越高、內(nèi)部基本邏輯單元的尺寸和時延越來越小,使得基于FPGA技術(shù)的TDC電路也能達(dá)到皮秒級分辨率.

文獻(xiàn)[2]利用鎖存器延遲和緩存器延遲的差異在QuickLogic FPGA器件上獲得了100ps的分辨率,文獻(xiàn)[3]基于二維延遲矩陣在Xilinx XCV300器件上實現(xiàn)了150ps分辨率,文獻(xiàn)[4]采用FPGA中的級聯(lián)鏈結(jié)構(gòu)在Altera ACEX 1K器件上得到了400ps分辨率.文獻(xiàn)[5]在文獻(xiàn)[4]基礎(chǔ)上,采用兩步延遲鏈結(jié)構(gòu)作延遲內(nèi)插,第一步延遲鏈將工作時鐘周期分割,第二步延遲鏈進(jìn)一步分割第一級延遲鏈無法分割的部分,并最終在Xilinx Vertex-Ⅱ器件上實測獲得75ps分辨率,其測試樣本容量為5000.同樣地,文獻(xiàn)[6]基于時間內(nèi)插技術(shù),以FPGA中的一個專用的快速超前進(jìn)位單元作為TDC電路的一級內(nèi)插延遲,利用數(shù)字時鐘管理資源(Digital Clock Manager, DCM)輸出多個相位時鐘,將一個TDC通道由2個相位時鐘觸發(fā)兩條延遲鏈[7]構(gòu)成增加到4個相位時鐘觸發(fā)4條延遲鏈構(gòu)成,最終在Xilinx Virtex-5器件上實現(xiàn)了7通道TDC電路,將分辨率為由80ps[7]提高到55ps[6]；然而其轉(zhuǎn)換時間高達(dá)12.6ns、7個時鐘周期[6].快速超前進(jìn)位邏輯一般是通過定制一個具有進(jìn)位輸入和輸出的多位加法器產(chǎn)生的,對于每一級由查找表(LUT)、快速超前進(jìn)位邏輯和寄存器構(gòu)成的TDC延遲單元結(jié)構(gòu)來說,需要手工對邏輯單元進(jìn)行布局布線來實現(xiàn)這一結(jié)構(gòu)[6-7].另外,文獻(xiàn)[8]提到了建立/保持時間對寄存器陣列的輸出結(jié)果的影響,并提出兩種處理方案: 采用方案一不做處理則會引入1～2級量化誤差,而采用方案二壓縮設(shè)計則同樣會增加譯碼電路的設(shè)計難度和轉(zhuǎn)換時間.

TDC延遲鏈的分辨率(resolution/bin size/LSB)一般可采用延遲線測試法[2,4,6-7]實現(xiàn)板級測試,其原理是將已知時間間隔的信號送入到TDC電路中,根據(jù)TDC電路的測試結(jié)果求得延遲單元的平均延遲時間.這種方法的測試響應(yīng)速度非?？?然而,實際測試中不同的信號傳輸線存在延時差別,而受到信號發(fā)生器分辨率的影響,該方法測得的TDC延遲鏈的分辨率本身即存在測量誤差,這對于實際應(yīng)用無疑又增加了誤差來源.

本文設(shè)計了一種用于CLB組合開關(guān)參數(shù)測試的雙鏈TDC電路.采用兩條TDC延遲鏈將“開始”和“停止”信號分布在兩條延遲鏈的輸入端,在不增加轉(zhuǎn)換時間的情況下消除建立/保持時間對寄存器陣列輸出結(jié)果的影響；該電路創(chuàng)新引入使能控制模塊,在一個時鐘周期內(nèi)實現(xiàn)對寄存器陣列輸出結(jié)果的鎖定,降低譯碼難度；該電路額外引入一組雙鏈TDC電路作為參考電路,在響應(yīng)速度更快的延遲線測試法和內(nèi)建自測基礎(chǔ)上,采用半周期平均延遲測試法測量延遲單元的平均延遲時間；該電路中單級延遲宏單元以及本次測試中所有組合開關(guān)參數(shù)的配置均在FPGA Editor中實現(xiàn),并利用約束文件替代了傳統(tǒng)的手工布局布線.在Xilinx Virtex-4 XCX4VLX15芯片上驗證了該電路的功能,其分辨率為59.19ps；并利用TDC電路對該芯片中的CLB組合開關(guān)參數(shù)進(jìn)行了測試.

1　TDC電路的基本架構(gòu)

TDC電路的基本架構(gòu)如圖1所示,它主要由兩條結(jié)構(gòu)完全相同、分別用于參考和測試的雙鏈TDC電路組成,此外還包括時鐘倍頻電路、以輸入時鐘為測量頻率的粗測量計數(shù)器、用于產(chǎn)生半周期時間間隔的半周期時間間隔發(fā)生器和對TDC電路輸出進(jìn)行選擇的多路選擇器.

雙鏈TDC結(jié)構(gòu)是該電路的主要組成部分,如圖2所示,由兩條完全相同的單鏈TDC電路構(gòu)成.采用雙鏈結(jié)構(gòu)是為了消除寄存器輸出端相對于時鐘信號的建立/保持時間的影響.雙鏈結(jié)構(gòu)中的每一條鏈上均存在這樣的誤差,利用兩條鏈輸出的相減結(jié)果可以達(dá)到消除建立/保持時間影響的目的.

時鐘倍頻電路用于產(chǎn)生4倍于輸入時鐘頻率的高頻率時鐘信號,并通過全局時鐘資源布線到寄存器輸入端.

粗測量計數(shù)器基于直接計數(shù)法,用于測量“開始”和“停止”信號之間存在的時鐘周期的“個數(shù)”.“個數(shù)”的計數(shù)范圍由計數(shù)器的位寬決定,如依據(jù)測試需要,本文設(shè)計的計數(shù)器的位寬為4位,則其測試范圍為0～16個時鐘周期；改變計數(shù)器的位寬可以動態(tài)調(diào)節(jié)電路的測試范圍,滿足不同測試的量程的需求.粗測量計數(shù)器與雙鏈TDC結(jié)構(gòu)共同完成對信號的測試.

半周期時間間隔發(fā)生器利用時鐘信號的正負(fù)邊沿對兩個寄存器進(jìn)行觸發(fā),分別產(chǎn)生時間間隔為半周期的兩個信號,將信號注入“用于參考的雙鏈TDC結(jié)構(gòu)”后可以求得延遲單元的平均延遲時間.這種內(nèi)建自測方式可以消除不同信號傳輸線的延時差別產(chǎn)生的測量誤差.

多路選擇器利用“輸出選擇信號”可以選擇輸出待測信號的輸出結(jié)果或延遲單元的平均延遲時間.

1.1單鏈TDC結(jié)構(gòu)

單鏈TDC結(jié)構(gòu)如圖3所示,它由一條基于快速進(jìn)位鏈的TDC延遲鏈、使能端控制電路和譯碼電路組成.由于特別設(shè)計了使能端控制電路用來快速鎖定TDC延遲鏈的輸出結(jié)果,本文的譯碼電路采用結(jié)構(gòu)簡單、設(shè)計方便的“二分法”譯碼電路,對延遲鏈輸出1…1100…0中1—0跳變的發(fā)生位置進(jìn)行檢索.TDC延遲鏈基于目前學(xué)術(shù)界主流的時間內(nèi)插法,將SLICE結(jié)構(gòu)中的查找表、快速進(jìn)位單元和寄存器配置為一級基本延遲單元,將基本延遲單元級聯(lián)實現(xiàn)一條TDC延遲鏈,如圖4所示.

1.2使能端控制電路

使能端控制電路的電路結(jié)構(gòu)如圖5所示,它利用TDC延遲鏈的輸出結(jié)果,在第一級基本延遲單元輸出高電平后通過一定的邏輯將整條TDC延遲鏈的使能信號失效,其工作原理如圖6(見第62頁)所示.如果沒有使能端控制電路,寄存器的使能信號默認(rèn)為一直有效,則對于TDC延遲鏈的每一級輸出,總會在幾個時鐘周期之后全部輸出高電平,這對于后面的譯碼電路的工作時間有很高的要求.引入使能端控制電路,通過邏輯控制在一個周期內(nèi)使得全部寄存器的使能信號失效,則能保持當(dāng)前時鐘下的寄存器輸出,有利于簡化后面的譯碼電路,從而降低芯片資源的利用率.需要注意的是,邏輯控制的時間應(yīng)小于一個時鐘周期,否則結(jié)果輸出仍然不正確.

1.3基本工作原理

本文采用平均延遲測試法來簡化測量過程,既能保證測量精度,又能夠隨時反映環(huán)境因素對延遲單元的延遲時間的影響,其基本思路為: 啟動半周期時間間隔發(fā)生器,該電路利用時鐘信號的正負(fù)邊沿對兩個寄存器進(jìn)行觸發(fā),分別產(chǎn)生時間間隔為半周期的“開始”和“停止”信號,將兩個信號注入“用于參考的雙鏈TDC結(jié)構(gòu)”中,輸入到TDC延遲鏈的輸入端,延遲鏈的抽頭給出信號相對于時鐘沿的位置信息,這些位置信息經(jīng)過譯碼電路轉(zhuǎn)換成二進(jìn)制碼(REF0和REF1),從而獲得延遲單元的平均延遲時間(tdelay):

(1)

將待測信號的“開始”和“停止”信號注入“用于測試的雙鏈TDC結(jié)構(gòu)”中,經(jīng)譯碼后獲得TDC電路的輸出結(jié)果(N0和N1),其測量時間為(ttest):

(2)

由于平均延遲測試法的測試方法簡單,在實際測試過程中又可以實時更新當(dāng)前電路中延遲單元的延遲時間,因此有著很高的可行性.

2　CLB組合開關(guān)參數(shù)測試電路架構(gòu)

由于本文采用的器件資源有限,不能對每一個組合開關(guān)參數(shù)做單獨的TDC時間間隔測試,因此將所有參數(shù)配置到同一個“CLB組合開關(guān)參數(shù)配置電路”中,如圖7所示.外部的“選擇”信號和“高電平使能”信號每次僅選擇一個參數(shù)進(jìn)行測試,所有參數(shù)的“開始”和“停止”信號分別連結(jié)到一個或門,兩個或門的輸出作為TDC電路的“開始”和“停止”信號.需要注意的是,從每一個參數(shù)的輸出端到兩個或門的輸入端可能存在互連不匹配的情況(如圖中一對灰線),因此需要利用FPGA資源的重復(fù)性進(jìn)行配置以保證互連匹配.

另外,考慮內(nèi)建自測試的便利性和穩(wěn)定性等優(yōu)勢,設(shè)計一種用于組合開關(guān)參數(shù)測試的TDC電路架構(gòu),如圖8所示,引入“狀態(tài)控制機”控制“CLB組合開關(guān)參數(shù)配置電路”中的路徑選擇、“TDC電路”的輸出和“存儲單元”的數(shù)據(jù)存儲.

3　仿真與測試結(jié)果

3.1半周期平均延遲測試法的測試誤差仿真

本文采用半周期平均延遲法測量TDC電路的分辨率,該方法在延遲線測試法的基礎(chǔ)上,采用內(nèi)建自測方式消除不同信號傳輸線的延遲差別.為了驗證對比半周期平均延遲測試法與延遲線測試法引入的測量誤差,本文使用MATLAB作為仿真對比工具,其實現(xiàn)方法為: 隨機產(chǎn)生一條含有80級延遲單元的TDC延遲鏈,每一級延遲單元的延遲時間的取值范圍為(70±30)ps；計算該延遲鏈的平均延遲時間,用TDC_REF表示；輸入半時鐘周期,計算半周期平均延遲測試法的平均延遲時間,用TDC_AVG表示；輸入10000個已知時間間隔分別求平均延遲時間,分別計算前1000個和10000個平均延遲時間的樣本計算平均延遲時間,用TDC_DL1K和TDC_DL10K表示；重復(fù)1000次以上步驟,將第i次的測量結(jié)果用TDC_REF[i]、TDC_AVG[i]、TDC_DL1K[i]和TDC_DL10K[i]表示,如圖9所示.

從圖中可以觀察到: 整體來看,半周期平均延遲測試法測得的平均延遲時間更接近TDC延遲鏈真實的平均延遲時間,而延遲線測試法的測試結(jié)果則不如半周期平均延遲測試法所得,并且延遲線測試法還未考慮不同的信號傳輸線產(chǎn)生的延遲差別.

以TDC_REF[i]為參考,計算1000條隨機產(chǎn)生的TDC延遲鏈在不同測試方法下的測量誤差.

半周期平均延遲測試法的測量誤差:

1000樣本容量延遲線測試法的測量誤差:

10000樣本容量延遲線測試法的測量誤差:

經(jīng)公式計算可得,以上3種測量誤差分別為2.33ps,8.60ps和8.36ps.半周期平均延遲測試法的測量誤差最小,并且采用內(nèi)建自測方式還可以消除不同的信號傳輸線產(chǎn)生的延遲差別、測試環(huán)境更為穩(wěn)定.因此,本文采用半周期平均延遲測試法不僅能夠獲得更小的皮秒級的測量誤差,還能夠使實驗測試過程更為方便.

3.2布局布線后的仿真結(jié)果

基于Virtex4 XC4VLX15器件,對布局布線后的TDC電路進(jìn)行了功能仿真: 在160MHz工作時鐘頻率下,采用半周期平均延遲測試法測試延遲單元的平均延遲時間,“用于參考的雙鏈TDC結(jié)構(gòu)”的輸出結(jié)果分別為65和18,根據(jù)公式1可得該TDC電路的分辨率為66.5ps；對于CLB其中一個組合開關(guān)參數(shù)TILO,“用于測試的雙鏈TDC結(jié)構(gòu)”的輸出結(jié)果為32和42,如圖10所示,根據(jù)公式2可得其參數(shù)(含互連延遲)為664.9ps.另外,對寄存器陣列中各個寄存器的使能信號的失效時間進(jìn)行仿真,其范圍為 0.364～3.414ns,小于一個時鐘周期(6.25ns),滿足邏輯控制時間的要求.

此外,仿真結(jié)果中還對寄存器違反建立/保持時間提出報錯,指出部分寄存器的輸入跳變沿沒有在規(guī)定的建立/保持時間內(nèi)保持穩(wěn)定.因此,如果不消除建立/保持時間的影響,就會在最終輸出中引入最多4級延遲單元的量化誤差(約為4×66.5ps=266ps),如圖11和圖12所示,而采用雙鏈結(jié)構(gòu)則能夠通過相減相消有效消除建立/保持時間的影響,使得TDC的輸出結(jié)果更為準(zhǔn)確.

3.3板級測試結(jié)果

本文在Xilinx Virtex-4 XCX4VLX15芯片對TDC電路進(jìn)行板級功能測試,工作時鐘為192MHz.

對于Virtex-4 XCX4VLX15芯片,選擇“用于參考的雙鏈TDC結(jié)構(gòu)”測量延遲單元的平均延遲時間(分辨率).如圖13所示,B1和B2分別表示雙鏈TDC的譯碼結(jié)果REF0和REF1,正弦波表示當(dāng)前電路的工作頻率: REF0和REF1分別為65和21,由公式(1)可得TDC電路的測量分辨率,為59.19ps.對該芯片中的CLB組合開關(guān)參數(shù)進(jìn)行測量.以參數(shù)TILO為圖示例,經(jīng)TDC電路測量的結(jié)果如圖14所示,B1和B2分別表示雙鏈TDC的譯碼結(jié)果N0和N1,正弦波表示當(dāng)前電路的工作頻率: N0和N1分別為53和63,由公式(2)可得其測量值為591.86ps.

板級測試的輸出結(jié)果包含了參數(shù)延遲和互連延遲,利用公式(3)對輸出結(jié)果進(jìn)行修正可以求得板級測試中的參數(shù)延遲:

參數(shù)延遲[測試]=整體延遲[測試]×參數(shù)延遲[仿真]/整體延遲[仿真].

(3)

將Xilinx Virtex-4 XCX4VLX15芯片的參考值、仿真值和板級測試修正值進(jìn)行對比,如表1所示.該表中包含所有參數(shù)在數(shù)據(jù)手冊中的參考值、布局布線后的仿真結(jié)果、芯片測試結(jié)果、經(jīng)過修正后得到的參數(shù)延遲修正值以及修正值相對于參考值的百分比.對比CLB組合開關(guān)參數(shù)的參考值和仿真值,除TOPCYG以外其他參數(shù)相差無幾,對于TOPCYG,確認(rèn)配置路徑與手冊要求相同；對比CLB組合開關(guān)參數(shù)的參考值、仿真值和測量值,實際測量結(jié)果明顯小于數(shù)據(jù)手冊中的參考值和布局布線后的仿真值,這是因為數(shù)據(jù)手冊中給出的參考值一般為最壞測試條件下的測試值.

表1　CLB組合開關(guān)參數(shù)的手冊、仿真及板級測試結(jié)果

注: 除“與參考值比較”一列外,其他數(shù)據(jù)的單位為ps.

3.4與文獻(xiàn)比較

將本文設(shè)計的TDC電路與文獻(xiàn)[6]中的TDC電路進(jìn)行對比,如表2(見第66頁)所示.文獻(xiàn)[6]實現(xiàn)了7鏈64級TDC電路,在Xilinx Virtex-5上采用延遲線測試法完成板級測試,其分辨率為55ps；本文實現(xiàn)了雙鏈80級TDC電路,在Xilinx Virtex-4上采用半周期平均延遲測試法實現(xiàn)板級測試,其分辨率為59.19ps.由于二者基于不同工藝,可認(rèn)為分辨率相當(dāng).本文采用的測試方法是在延遲線測試法上改進(jìn)而得的,采用內(nèi)建自測方式、利用寄存器的觸發(fā)結(jié)果產(chǎn)生時間間隔,這種方法不僅能夠降低樣本容量、更為方便地測得TDC電路的分辨率,還能夠消除信號發(fā)生器的分辨率和不同信號傳輸線的延遲差別的影響,其測量誤差小于延遲線測試法的測量誤差.兩種此外,本文設(shè)計的TDC電路通過調(diào)用已配置好的基本延遲單元來實現(xiàn)不同級數(shù)的TDC延遲鏈,這種方式不僅能夠減少文獻(xiàn)[6-7]因延遲鏈長度和鏈數(shù)產(chǎn)生的手工布局布線的工作量,還能夠減小綜合和布局布線策略對電路的影響,降低了電路設(shè)計難度,使得電路具有可移植性.在轉(zhuǎn)換時間方面,本文設(shè)計的使能端控制電路使得TDC電路的轉(zhuǎn)換時間被鎖定在1個時鐘周期以內(nèi),而文獻(xiàn)[6]需要7個時鐘周期才能完成一次轉(zhuǎn)換,這說明本文的轉(zhuǎn)換時間更短.

表2　本設(shè)計與文獻(xiàn)[6]設(shè)計的比較

4　結(jié)　論

本文介紹了一種用于CLB組合開關(guān)參數(shù)測試的雙鏈TDC電路,板級測試所得分辨率為59.19ps.該電路不僅能夠在不增加轉(zhuǎn)換時間的情況下消除了建立/保持時間對寄存器陣列輸出結(jié)果的影響,還引入使能控制模塊在小于一個時鐘周期的時間內(nèi)實現(xiàn)對寄存器陣列輸出結(jié)果的鎖定.在整個電路設(shè)計中,對TDC基本延遲單元、使能端控制電路和CLB組合開關(guān)參數(shù)進(jìn)行配置,并利用約束文件替代傳統(tǒng)的手工布局布線、減小綜合和布局布線策略對電路的影響,使得電路具有可移植性.本文還對比了半周期平均延遲測試法和Code Density Test方法引入的測量誤差,仿真證明前者的測量誤差要小于樣本容量為1萬的后者,并且其測試過程更為簡單、方便實際測試.此外,本文還對Xilinx Virtex-4 XCX4VLX15芯片中的CLB組合開關(guān)參數(shù)進(jìn)行了測試.

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A FPGA-Based Time-to-Digital Converter(TDC)Using Carry Chains

WANG Dan, WANG Jian, LAI Jinmei

(State Key Laboratory of ASIC & System, Fudan University, Shanghai 201203, China)

A Time-to-Digital Converter(TDC) is implemented in a Field Programmable Gate Array(FPGA) using carry chains. The proposed architecture, based on the interpolation method, has double delay lines to eliminate the impact of setup time on the register array. It achieves 59.19 ps resolution with a self-test method presented by this paper. The dead time is limited within one period by an enable control module. This TDC is easy to implement in hardware with configured a macro delay cell and user constraints instead of manual place and route. Moreover, the combinational delays of CLB switching characteristics are tested using this TDC.

Time-to-Digital Converter(TDC); time interval measurement; Field Programmable Gate Array(FPGA)

0427-7104(2016)01-0059-09

2015-04-01

王丹(1989—),女,碩士研究生；來金梅,教授,博士生導(dǎo)師,通訊聯(lián)系人,E-mail: jmlai@fudan.edu.cn.

TN 402

A