張新龍,薛　盼,姜　培

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室,上海 201203)

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一種低電壓無采樣保持運(yùn)放14bit,100MS/s流水線型模數(shù)轉(zhuǎn)換器的65nm CMOS工藝實(shí)現(xiàn)

張新龍,薛盼,姜培

(復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室,上海 201203)

設(shè)計(jì)了一款低電壓實(shí)現(xiàn)的14bit,100MS/s流水線型模數(shù)轉(zhuǎn)換器(Pipelined ADC),該ADC前端采用無采樣保持運(yùn)放結(jié)構(gòu)來降低功耗和減小噪聲,減少了第一級采樣網(wǎng)絡(luò)孔徑誤差和非線性電荷注入的影響.通過選取合適的輸入采樣電容容值解決了kT/C噪聲和電容不匹配的問題,并設(shè)計(jì)了符合系統(tǒng)要求的低電壓高速高增益運(yùn)放.該模數(shù)轉(zhuǎn)換器同時也包含了帶隙基準(zhǔn)、分布時鐘產(chǎn)生電路、參考電壓和共模電壓緩沖器等電路模塊.芯片采用TSMC 65nm GP 1P9M CMOS工藝實(shí)現(xiàn),面積為3.2mm2(包含PAD).測試結(jié)果表明,當(dāng)采樣率為20MS/s, 輸入信號頻率為1.869MHz時,信噪比(SNR)為66.40dB, 信噪失真比(SNDR)為65.21dB, 無雜散動態(tài)范圍(SFDR)為73.44dB,有效位數(shù)(ENOB)為10.54bit.電源電壓為1.2V,整個模數(shù)轉(zhuǎn)換器的總功耗為 260mW.

低電壓； 流水線型模數(shù)轉(zhuǎn)換器； 無采樣保持運(yùn)放結(jié)構(gòu)； 高速； 高精度

高速高精度模數(shù)轉(zhuǎn)換器是現(xiàn)代移動無線通信系統(tǒng)[1]和光纖通信系統(tǒng)的重要部件,如無線基站接收機(jī)和光時域反射儀(Optical Time Domain Reflectometer, OTDR).隨著工藝技術(shù)的提高和這些系統(tǒng)的嚴(yán)格要求,高性能、低消耗的模數(shù)轉(zhuǎn)換器一直是研究的重點(diǎn).在眾多的模數(shù)轉(zhuǎn)換器架構(gòu)中,流水線型模數(shù)轉(zhuǎn)換器在同時要求高速高精度的應(yīng)用場合中是最主要的選擇[2],同時只有相對較低的功耗.

已報道的高性能流水線型模數(shù)轉(zhuǎn)換器通常使用較為昂貴的BiCMOS工藝實(shí)現(xiàn)[3-6],且BiCMOS工藝一般不利于系統(tǒng)集成,而CMOS工藝由于其低消耗[2]和適合于系統(tǒng)集成等優(yōu)點(diǎn),在實(shí)現(xiàn)流水線型模數(shù)轉(zhuǎn)換器設(shè)計(jì)方面是更為常用的工藝.另外,隨著CMOS晶體管溝道長度的不斷減小,CMOS器件可以在更高的頻率上獲得增益[7].但是,在主流的深亞微米CMOS工藝中,限制流水線型模數(shù)轉(zhuǎn)換器性能的許多問題變得越來越嚴(yán)重,其中不斷減小的晶體管本征增益和持續(xù)降低的電源電壓是兩個主要因素[8].

為了實(shí)現(xiàn)低消耗的流水線型模數(shù)轉(zhuǎn)換器,眾多技術(shù)被用來降低流水線型模數(shù)轉(zhuǎn)換器的系統(tǒng)功耗和芯片面積,例如移除前端采樣保持運(yùn)放[1-2,8-11]、運(yùn)放共享技術(shù)[9,12]和開關(guān)運(yùn)放技術(shù)[13].作為流水線型模數(shù)轉(zhuǎn)換器的第一個模塊,采樣保持運(yùn)放通常有大量的功耗,同時還會引入相應(yīng)的噪聲和失真,這些都會降低流水線型模數(shù)轉(zhuǎn)換器的系統(tǒng)性能.因此,移除前端采樣保持運(yùn)放不僅消除了其功耗,而且去除了其引入的噪聲[1]和失真.但是移除前端采樣保持運(yùn)放會引入孔徑誤差,這一問題需要仔細(xì)對待,因?yàn)榭讖秸`差會限制流水線型模數(shù)轉(zhuǎn)換器的最大輸入信號頻率和最大采樣率[12],并且在沒有前端緩沖器的情況下,移除前端采樣保持運(yùn)放也會引入非線性電荷注入問題[1,11],這一問題會降低流水線型模數(shù)轉(zhuǎn)換器的靜態(tài)和動態(tài)性能.運(yùn)放共享技術(shù)和開關(guān)運(yùn)放技術(shù)主要運(yùn)用在低中速、低中精度流水模數(shù)轉(zhuǎn)換器中[12],用來降低功耗.但是在高速高精度流水線型模數(shù)轉(zhuǎn)換器的實(shí)現(xiàn)中,這些技術(shù)由于會引入記憶效應(yīng)和限制采樣率等問題而很少被采用.

隨著工藝技術(shù)的不斷提高和CMOS晶體管溝道長度的持續(xù)減小,晶體管本征增益gmro變得越來越小,這會嚴(yán)重限制流水線型模數(shù)轉(zhuǎn)換器的線性度.在沒有數(shù)字校準(zhǔn)技術(shù)的輔助幫助下,高速高精度流水線型模數(shù)轉(zhuǎn)換器中使用的高增益運(yùn)算跨導(dǎo)放大器(Operational Transconductance Amplifier, OTA)變得越來越難實(shí)現(xiàn).在本文中,運(yùn)用增益自舉技術(shù)來提高OTA的增益.

另一方面,主流深亞微米工藝中主要針對數(shù)字電路設(shè)計(jì)的電源電壓持續(xù)不斷地降低,而針對一定的動態(tài)范圍,開關(guān)電容電路的功耗反比于電源電壓[2],所以得到一個相對較大的輸入動態(tài)范圍,同時保持相對較低的功耗在低電源電壓下越來越難實(shí)現(xiàn).另外在低電壓情況下,實(shí)現(xiàn)具有較大輸出擺幅的OTA也是一個較困難的問題.

目前,高速高精度流水線模數(shù)轉(zhuǎn)換器是國內(nèi)各大公司、研究機(jī)構(gòu)爭相研究的熱點(diǎn),本文重點(diǎn)探討低壓實(shí)現(xiàn)高精度要求和高速情況下移除采樣保持運(yùn)放帶來的問題以及相應(yīng)的解決方法.其中移除采樣保持運(yùn)放用來降低功耗和噪聲,重點(diǎn)研究了由此帶來的孔徑誤差和非線性電荷注入的影響.在低電源電壓下,運(yùn)用增益自舉技術(shù)設(shè)計(jì)了滿足系統(tǒng)要求的高速高增益OTA.

1　流水線型模數(shù)轉(zhuǎn)換器系統(tǒng)架構(gòu)

圖1顯示了本文設(shè)計(jì)實(shí)現(xiàn)的流水線型模數(shù)轉(zhuǎn)換器的系統(tǒng)架構(gòu),移除了前端采樣保持運(yùn)放,沒有使用數(shù)字校準(zhǔn)技術(shù)和運(yùn)放共享技術(shù).采用多位的前端在以往的論文中被證明可以提高流水線型模數(shù)轉(zhuǎn)換器的線性度[1,14]和節(jié)省功耗[1],但是會增加電路設(shè)計(jì)的復(fù)雜度.同時考慮功耗、線性度和降低電路設(shè)計(jì)復(fù)雜度,本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器的第一級采用2.5bit,后級仍然使用每級2.5bit結(jié)構(gòu).

流水線型模數(shù)轉(zhuǎn)換器前三級的比例縮小因子為4,后幾級保持相同.第一級的采樣電容大小為3.2 pF, 這一取值滿足電容不匹配的要求和14bit噪聲的要求,最后一級是2bit的Flash ADC.本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器同時包含了帶隙基準(zhǔn)源、分布時鐘產(chǎn)生、參考電壓和共模電壓產(chǎn)生電路以及相應(yīng)的緩沖器、閾值電壓產(chǎn)生電路、全局偏置和Scan-Chain電路,其中Scan-Chain電路用來調(diào)節(jié)每級OTA的參考電流大小,方便測試芯片.OTA的基本架構(gòu)是兩級全差分.對于本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器,電源電壓為1.2V,輸入動態(tài)范圍為1.2Vp-p.

2　電路實(shí)現(xiàn)

2.1輸入端采樣網(wǎng)絡(luò)

作為流水線型模數(shù)轉(zhuǎn)換器的第一個模塊,采樣保持運(yùn)放復(fù)制采樣得到的輸入信號,傳遞給第一級,所以相同的復(fù)制量可以被第一級的乘法數(shù)模轉(zhuǎn)換器(Multiplying DAC, MDAC)和子模數(shù)轉(zhuǎn)換器(SubADC)同時采樣.但是采樣保持運(yùn)放通常有大量的功耗,并且會增加信號路徑上的噪聲,更嚴(yán)重的是會限制流水線型模數(shù)轉(zhuǎn)換器的線性度[1-2,9-10,12].其中一個消除采樣保持運(yùn)放缺點(diǎn)的方法是完全移除前端采樣保持運(yùn)放,繼而使得兩個不同的采樣網(wǎng)絡(luò)同時采樣輸入信號.可是由此引入的孔徑誤差問題會限制流水線型模數(shù)轉(zhuǎn)換器的最大輸入信號頻率[9],孔徑誤差是由于第一級的MDAC和subADC之間不同的采樣網(wǎng)絡(luò)采樣輸入信號時的RC延遲不匹配造成的.在本文中,同時在電路級和版圖級匹配輸入采樣網(wǎng)絡(luò)來減弱孔徑誤差的影響.在電路級,采樣開關(guān)共享同一個自舉電容Cbootstrap,如圖2所示,使得所有的輸入級采樣開關(guān)擁有相同的柵源電壓VGS.另外,考慮兩個不同網(wǎng)絡(luò)的采樣電容的大小,不斷迭代優(yōu)化兩個不同采樣網(wǎng)絡(luò)的采樣開關(guān)晶體管的W/L,來獲得近似相等的RC延遲,孔徑誤差的問題可以在電路級減弱到最小.在版圖級,提參后仿真表明,直到輸入信號頻率達(dá)到500MHz,孔徑誤差的影響仍然在容許的誤差范圍內(nèi).

在文獻(xiàn)[1,11]中討論的,在沒有前端緩沖器的情況下,移除前端采樣保持運(yùn)放會引入非線性電荷注入問題,這一問題會嚴(yán)重惡化流水線型模數(shù)轉(zhuǎn)換器的靜態(tài)和動態(tài)性能.類似于文獻(xiàn)[1],本文采用增加一個放電相位ΦR來解決非線性電荷注入問題,如圖3所示.當(dāng)ΦR為高時,采樣電容的頂極板接輸出共模電壓Vocm,底極板接輸入共模電壓Vicm,來清除在前一個放大相位上寄存在采樣電容上的電荷.

2.2高速高增益OTA

標(biāo)準(zhǔn)TSMC 65nm工藝的電源電壓是1.2V,因此在如此低的電源電壓下實(shí)現(xiàn)具有大的輸出擺幅的高速高增益OTA是一件非常困難的事.圖4(見第46頁)顯示了本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器使用的OTA的主體架構(gòu),其基本架構(gòu)是兩級全差分,其中第一級為使用增益自舉技術(shù)的折疊共源共柵結(jié)構(gòu)來盡可能地提高增益,類似于文獻(xiàn)[15]；第二級是Class-A輸出級來獲得大的擺幅.OTA的補(bǔ)償方式為Cascode補(bǔ)償,這種補(bǔ)償方式可以獲得比密勒補(bǔ)償方法更大的帶寬,但是這種補(bǔ)償方式對于寄生比較敏感,所以O(shè)TA的版圖需要細(xì)心布局來減小寄生參數(shù)對于OTA帶寬的影響.后仿真表明,系統(tǒng)第一級OTA具有如下性能指標(biāo): 低頻增益為97dB,帶寬為1.08GHz,相應(yīng)的相位裕度為69°.

開關(guān)電容共模反饋(Switch-Capacitor CMFB, SC CMFB)電路用來設(shè)定OTA的輸出共模電壓,如圖5所示.額外增加一股電流路徑可以較容易地控制在低電壓情況下的輸出共模穩(wěn)定電壓,如圖4所示.

兩級全差分OTA的相應(yīng)輔助運(yùn)放P-Booster和N-Booster電路如圖6(a)和(b)所示.由于輔助運(yùn)放也是全差分結(jié)構(gòu),所以也需要相應(yīng)的共模反饋電路,輔助運(yùn)放采用穩(wěn)定輸入共模電壓的形式來實(shí)現(xiàn)穩(wěn)定輔助運(yùn)放的工作點(diǎn).如圖4所示,輔助運(yùn)放在主運(yùn)放中工作于單位增益負(fù)反饋形式,所以穩(wěn)定了輸入共模電壓,也就相應(yīng)地穩(wěn)定了輔助運(yùn)放的輸出共模電壓.

2.3動態(tài)比較器

第一級subADC的主體結(jié)構(gòu)如圖7所示,其采樣開關(guān)與第一級MDAC的采樣開關(guān)共享同一個自舉電容.動態(tài)比較器包含3個部分: 前置預(yù)放大器、鎖存器和RS觸發(fā)器,其電路圖如圖8所示,前置預(yù)放大器的帶寬滿足建立速度的要求.失調(diào)取消技術(shù)基于文獻(xiàn)[16]的輸入失調(diào)存儲,經(jīng)過失調(diào)取消后的輸入?yún)⒖际д{(diào)電壓為:

(1)

其中VOS,PreAMP和A0分別為預(yù)放大器的失調(diào)和增益,ΔQ為開關(guān)S1和S2電荷注入在電容Coffset上的不匹配差量,VOS,Latch為鎖存器的失調(diào).從公式(1)可知,為了減小輸入?yún)⒖际д{(diào)電壓,預(yù)放大器的增益應(yīng)該盡量的大,本文設(shè)計(jì)的前置預(yù)放大器的增益為30dB.

圖9顯示了系統(tǒng)主要時鐘相位安排.基于時鐘相位的安排,比較器失調(diào)取消的動作原理是: 當(dāng)ΦSEE為低時,預(yù)放大器的失調(diào)存儲在電容Coffset上；當(dāng)ΦS為低時,采樣完成；當(dāng)ΦC為高時,比較器將采樣得到的輸入信號與閾值電壓做比較,同時減去失調(diào)電壓；當(dāng)ΦL為高時,鎖存器鎖存比較得到的結(jié)果.

2.4參考電壓、共模電壓和閾值電壓產(chǎn)生電路

在低電源電壓情況下,參考電壓需要一直保持穩(wěn)定和足夠的精度,也就是說,它們的產(chǎn)生路徑需要保證足夠的精確,并且相應(yīng)的緩沖器的增益帶寬積(Gain Bandwidth Product, GBW)需要足夠大來驅(qū)動大的、變化著的電容負(fù)載.為了減小正負(fù)參考電壓的電容負(fù)載,所有電壓均有相應(yīng)的緩沖器,包括參考電壓、共模電壓和閾值電壓,如圖10(見第48頁)所示.圖11(a)和(b)(見第48頁)分別顯示了正負(fù)參考電壓的緩沖器電路圖,其他電壓緩沖器的結(jié)構(gòu)類似于正負(fù)參考電壓緩沖器,只是具有不同的性能指標(biāo).

在正負(fù)參考電壓緩沖器內(nèi)部增加了一些開關(guān),這些開關(guān)可以通過Scan-Chain電路實(shí)現(xiàn)芯片內(nèi)外參考電壓的切換,方便調(diào)試芯片.

3　測試結(jié)果和分析

本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器采用TSMC 65nm GP 1P9M CMOS工藝實(shí)現(xiàn),芯片總面積為 3.2mm2(包含PADs),包含流水線型模數(shù)轉(zhuǎn)換器核和所有的外圍電路,圖12顯示了芯片照片圖.

圖13顯示了采樣率為20MS/s,輸入信號頻率為1.869MHz的測試FFT頻譜圖,相應(yīng)的信噪比(SNR)為66.40dB, 信噪失真比(SNDR)為65.21dB, 無雜散動態(tài)范圍(SFDR)為73.44dB,有效位數(shù)(ENOB)為10.54bit；圖14顯示了采樣率為100MS/s,輸入信號頻率為12.494MHz的測試FFT頻譜圖,相應(yīng)的SNR,SNDR,SFDR,ENOB分別為54.11dB,53.87dB,68.21dB,8.66bit. 表1為本文設(shè)計(jì)的流水線型模數(shù)轉(zhuǎn)換器與部分參考文獻(xiàn)的性能對比.

從測試結(jié)果和性能對比可以看出,測試結(jié)果還待于提高.從測試可以得知,導(dǎo)致ENOB較低的原因主要有3個: (1) 第一級采樣電容3.2 pF的容值仍然相對較小,電容的匹配度對于14位精度要求來說仍較差；(2) 時鐘網(wǎng)絡(luò)的Jitter較大,尤其是當(dāng)時鐘頻率增大時；(3) 電源PAD和電源線有待于重新規(guī)劃,尤其是需要走大電流的電源PAD和電源線,增加大電流電源的PAD數(shù)和增加其線寬,將有助于改善這個問題.

4　總　結(jié)

本文描述了一款低電壓14bit,100MS/s采樣率的流水線型模數(shù)轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn),為了降低功耗和提高模數(shù)轉(zhuǎn)換器的線性度,采用了前端無采樣保持運(yùn)放架構(gòu),并且討論大量的電路細(xì)節(jié).整個模數(shù)轉(zhuǎn)換器由六級2.5位組成,后接2位的Flash.采用TSMC 65nm GP 1P9M CMOS工藝實(shí)現(xiàn),整個模數(shù)轉(zhuǎn)換器面積為3.2mm2(包含PAD),電源電壓為1.2V,消耗總功耗為260mW.

[1]DEVARAJAN S, SINGER L, KELLY D,etal. A 16-bit 125MS/s 385mW 78.7dB SNR CMOS Pipelined ADC [J].IEEEJSolid-StateCircuits, 2009,44(12): 3305-3313.

[2]CHIU Y, GRAY P R, NIKOLIC B. A 14-b 12-MS/s CMOS Pipelined ADC with over 100-dB SFDR [J].IEEEJSolid-StateCircuits, 2004,39(12): 2139-2151.

[3]ALI A M A, DILLON C, SNEED R,etal. A 14-bit 125-MS/s IF/RF sampling Pipelined ADC with 100dB SFDR and 50 fs jitter [J].IEEEJSolid-StateCircuits, 2006,41(8): 1846-1855.

[4]ALI A M A, MORGAN A, DILLON C,etal. A 16-b 250-MS/s IF-sampling Pipelined A/D converter with background calibration[C]∥IEEE International Solid-State Circuits Conference, 2010. San Francisco, USA: IEEE Press, 2010: 292-293.

[5]PAYNE R, CORSI M, SMITH D,etal. A 16-bit 100 to 160MS/s SiGe BiCMOS Pipelined ADC with 100dB FS SFDR [J].IEEEJSolid-StateCircuits, 2010,45(12): 2613-2622.

[6]SETTERBERG B, POULTON K, RAY S,etal. A 14-b 2.5-GS/s 8-way-interleaved Pipelined ADC with background calibration and digital dynamic linearity correction[C]∥IEEE International Solid-State Circuits Conference, 2013. San Francisco, USA: IEEE Press, 2013: 466-467.

[7]WILLY M C. Analog Design Essential [M]. Netherlands: Springer, 2006.

[8]HAFIZ O A, WANG X Y, HURST P J,etal. Immediate calibration of operational amplifier gain error in pipelined ADCs using extended correlated double sampling [J].IEEEJSolid-StateCircuits, 2013,48(3): 749-759.

[9]LEE B G, TSANG R M. A 10-bit 50MS/s Pipelined ADC with capacitor-sharing and variable-gm opamp [J].IEEEJSolid-StateCircuits, 2009,44(3): 883-890.

[10]BRUNSILIUS J, SIRAGUSA E, KOSIC S,etal. A 16-b 80-MS/s 100mW 77.6dB SNR CMOS Pipelined ADC[C]∥IEEE International Solid-State Circuits Conference, 2011. San Francisco, USA: IEEE Press, 2011: 186-188.

[11]ALI A M A, DINC H, BHORASKAR P,etal. A 14-b 1-GS/s RF sampling Pipelined ADC with background calibration[C]∥IEEE International Solid-State Circuits Conference, 2014. San Francisco, USA: IEEE Press, 2014: 482-484.

[12]LEE B G, MIN B M, MANGANARO G,etal. A 14-b 100-MS/s Pipelined ADC with a merged SHA and first MDAC [J].IEEEJSolid-StateCircuits, 2008,43(12): 2613-2619.

[13]FANG B N, WU J T. A 10-bit 300-MS/s Pipelined ADC with digital calibration and digital bias generation [J].IEEEJSolid-StateCircuits, 2013,48(3): 670-683.

[14]YANG W, KELLY D, MEHR I,etal. A 3-V 340-mW 14-b 75-Msample/s CMOS ADC with 85-dB SFDR at Nyquist input [J].IEEEJSolid-StateCircuits, 2001,36(12): 1931-1936.

[15]BULT K, GEELEN G. A fast-settling CMOS opamp for SC circuits with 90-dB DC gain [J].IEEEJSolid-StateCircuits, 1990,25(6): 1379-1384.

[16]RAZAVI B, WOOLEY B. Design techniques for high-speed, high resolution comparators [J].IEEEJSolid-StateCircuits, 1992,27(12): 1916-1926.

Design of a Low-Voltage SHA-less 14bit, 100MS/s Pipelined ADC in 65 nm CMOS

ZHANG Xinlong, XUE Pan, CHIANG Patrick

(State Key Laboratory of ASIC and System,Fudan University, Shanghai 201203, China)

A low-voltage 14bit, 100MS/s Pipelined analog-to-digital converter (ADC) is presented. A SHA-less architecture is adopted to decrease power and noise. The front-end sampling network is carefully considered to minimize the effect of aperture errors and nonlinear charge kickback. And the size of the input sampling capacitor is selected in terms of kT/C noise and capacitor mismatch. High speed and high gain OTAs are elaborately designed in low power supply. The ADC also includes a bandgap, distributed clock generator, reference and common voltage buffers, etc. The ADC is implemented in TSMC 65nm GP 1P9M CMOS process, the area is 3.2mm2(includes PADs). The chip achieves 66.40dB SNR, 65.21dB SNDR, 73.44dB SFDR, and 10.54bit ENOB at a 20MS/s sampling rate with a 1.869MHz input signal. The ADC consumes 260mW with 1.2V power supply.

low-voltage; Pipelined Analog-to-Digital Converter; SHA-less architecture; high speed; high resolution

0427-7104(2016)01-0043-08

2015-04-17

張新龍(1988—),男,碩士研究生；姜培,男,教授,通訊聯(lián)系人,E-mail: pchiang@eecs.oregonstate.edu.

TN 432

A