吳俊宏，李聞界，來金梅

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

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一種應用于FPGA時鐘管理單元的鎖相環(huán)設(shè)計

吳俊宏，李聞界，來金梅

(復旦大學 專用集成電路與系統(tǒng)國家重點實驗室，上海 201203)

設(shè)計了一種應用于FPGA時鐘管理的可變帶寬鎖相環(huán).該鎖相環(huán)采用開關(guān)電容濾波器實現(xiàn)可變電阻濾波功能，用反比N電流鏡(N為反饋分頻系數(shù))來為電荷泵提供偏置，使電荷泵電流與偏置電路電流成1/N的比例關(guān)系.本文還提出了用虛擬開關(guān)減少了開關(guān)兩端電壓的非理想電荷效應，并設(shè)計了一種5級延時單元組成的環(huán)形壓控振蕩器，顯著提升了輸出頻率范圍.該鎖相環(huán)實現(xiàn)了環(huán)路帶寬與輸入頻率比值固定，從而使環(huán)路帶寬能夠自動跟隨輸入頻率在較寬范圍內(nèi)變化，保證了其穩(wěn)定性.本文采用CMOS 65nm數(shù)字工藝流片，電源電壓為1.2V，作為時鐘管理單元IP核嵌入于復旦大學自主研發(fā)的FDP5 FPGA芯片中.測試表明，本文設(shè)計的PLL環(huán)路帶寬在0.7MHz到13.4MHz能夠跟隨輸入頻率在18～252MHz范圍內(nèi)變化，輸入頻率與環(huán)路帶寬比值近似為20，產(chǎn)生762MHz～1.7GHz的寬范圍輸出時鐘，阻尼因子均方差不超過8%.

鎖相環(huán)； 可變帶寬； FPGA時鐘管理

現(xiàn)場可編程門陣列(Field Programmable Gate Array， FPGA)是由輸入輸出單元(Input/Output， I/O)，可配置邏輯塊(Configurable Logic Block， CLB)、塊隨機存儲器(Block RAM)以及數(shù)字信號處理單元(Digital Signal Processer， DSP)、時鐘管理單元(Clock Management Tile， CMT)等模塊組成的可編程陣列.鎖相環(huán)(Phase Locked Loop， PLL)是當前FPGA時鐘管理單元的核心器件，為FPGA內(nèi)部的模塊提供時鐘.

PLL是一個負反饋系統(tǒng)，它能夠使輸入時鐘和經(jīng)過分頻后的輸出時鐘在頻率和相位上同步.穩(wěn)定工作時，PLL的輸出時鐘頻率ωout=Nωref，其中N為反饋分頻系數(shù)，ωref是輸入時鐘頻率.PLL參數(shù)-環(huán)路帶寬ωn，一般設(shè)為ωref的1/20[1].阻尼因子ζ，通常設(shè)為固定值1以保證PLL的穩(wěn)定性[1-2].對于固定帶寬PLL，它只能在很窄的輸入、輸出頻率范圍和分頻范圍內(nèi)輸出高性能的時鐘信號[1,3-4].

FPGA能夠滿足不同的應用需求，因此各模塊的工作頻率不盡相同，需要PLL能產(chǎn)生寬范圍的輸出時鐘ωout[5-6].另一方面，根據(jù)用戶的需求不同，輸入到PLL的時鐘通常會分為片外和片內(nèi)部分，片外時鐘由于時鐘發(fā)生器性能有限、容易受到干擾等因素，頻率通常較低，而片內(nèi)時鐘頻率通常較高，這樣，需要PLL能夠在寬輸入時鐘頻率范圍下均能穩(wěn)定工作[5-6].應用于FPGA時鐘管理的PLL，需要既能夠在寬范圍的輸入頻率下工作，又能產(chǎn)生寬范圍輸出時鐘，因此固定帶寬PLL并不適用于FPGA時鐘管理.

Xilinx公司Virtex 7系列 FPGA芯片中的PLL[5-6]提供了環(huán)路帶寬可編程功能，環(huán)路帶寬可以根據(jù)輸入時鐘頻率來進行編程配置，或者由ISE軟件自動設(shè)置.Xilinx公司沒有公開PLL的設(shè)計實現(xiàn)信息，但是它的指標能夠表明采用可變帶寬的PLL來滿足寬范圍的輸入輸出時鐘需要，是當前FPGA時鐘管理的基本特點.文獻[7]中的PLL，用開關(guān)電容實現(xiàn)了與開關(guān)頻率成反比的可變電阻，電荷泵偏置電壓由壓控振蕩器(Voltage Controlled Oscillator， VCO)的偏置電壓提供.這種結(jié)構(gòu)實現(xiàn)了輸入頻率與環(huán)路帶寬的比值和阻尼因子表現(xiàn)為僅與電容、晶體管參數(shù)有關(guān)的常數(shù)，環(huán)路帶寬能夠跟隨輸入頻率變化，但其VCO輸出頻率范圍不能很好滿足FPGA的應用要求[5].

基于文獻[7]的思想，參考FPGA的PLL指標，本文為FPGA時鐘管理提出一種環(huán)路帶寬能夠自動隨輸入時鐘頻率改變，同時阻尼因子穩(wěn)定為1的PLL，作為IP核嵌入到復旦大學自主研發(fā)的FDP5 FPGA芯片中.相比文獻[7]，本文采用虛擬開關(guān)減少了開關(guān)兩端電壓的非理想電荷效應，并提出一種5級延時單元組成的VCO，顯著提升了輸出頻率范圍.

1　PLL架構(gòu)設(shè)計

本文基于文獻[7]的思想實現(xiàn)了一種可變帶寬PLL，并對開關(guān)電容濾波器，壓控振蕩器以及偏置電路做了改進，如圖1所示.本文PLL主要由鑒頻鑒相器(Phase Frequency Detector， PFD)、電荷泵(Charge Pump, CP)、開關(guān)電容濾波器、偏置電路、環(huán)形壓控振蕩器、反比N電流鏡、反饋N分頻器組成.PFD產(chǎn)生的UP/DN信號分別交替驅(qū)動兩個電荷泵工作.電荷泵電流ICP進入到開關(guān)電容濾波器，產(chǎn)生VCS1，VCS2，VINT電壓給偏置電路.通過開關(guān)和電容進行電荷傳輸?shù)拈_關(guān)電容濾波器，可以實現(xiàn)電阻電容構(gòu)成的無源濾波器的濾波功能[3,7].開關(guān)信號S1，S2是輸入時鐘ωref的二分頻時鐘,交替驅(qū)動開關(guān)工作.開關(guān)頻率的改變使開關(guān)傳輸電荷的速度改變，實現(xiàn)了阻值可變的等效電阻R=2π/(ωrefCs).偏置電路將開關(guān)電容濾波器產(chǎn)生的電壓VCS1，VCS2，VINT轉(zhuǎn)化為VBN電壓，為反比N電流鏡、5級環(huán)形壓控振蕩器偏置.

VCO工作頻率可以表示為[8]:

(1)

其中KVCO是VCO的頻率轉(zhuǎn)換增益，近似為常數(shù)，VTH是晶體管的閾值電壓，VBN為VCO的偏置電壓.

(1) 電荷泵電流是偏置電路電流的1/N實現(xiàn)可變帶寬

從文獻[8]得知，PLL的環(huán)路帶寬ωn為:

(2)

其中ICP為電荷泵電流，N是反饋分頻系數(shù)，CINT是濾波電容.若ICP能夠和N成反比，并且將ICP用VBN電壓和N來表示，則能夠?qū)崿F(xiàn)環(huán)路帶寬和輸入頻率的比值為常數(shù).VBN也是偏置電路電流IB的偏置電壓，等效為N×ICP=IB.本文將使用反比電流鏡(具體電路參考第二節(jié))，它通過VBN和N產(chǎn)生VBC電壓來偏置電荷泵電流ICP，保證:

(3)

其中βB為晶體管互導參數(shù)，將它代入到(2)中，就可以得到:

(4)

進一步地，由(1)和鎖相環(huán)穩(wěn)定工作時的頻率關(guān)系，ωout=Nωref，得到環(huán)路帶寬最終表達式(5):

(5)

根號內(nèi)表達式近似常數(shù)，環(huán)路帶寬與輸入頻率比值為常數(shù)，環(huán)路帶寬能夠跟隨參考頻率變化，實現(xiàn)了帶寬可變功能.

因此，為了實現(xiàn)環(huán)路帶寬可變功能，關(guān)鍵是實現(xiàn)電荷泵電流ICP是偏置電路電流IB的1/N，本文采用了反比N電流鏡來實現(xiàn)上式的電流運算.

(2) 與輸入頻率成反比的可變電阻實現(xiàn)穩(wěn)定的阻尼因子

從文獻[8]得知，PLL阻尼因子為:

(6)

阻尼因子ζ恒定為1的時候，PLL工作最為穩(wěn)定[3-4].將式(3)的ICP/N表達式代入到式(6)，得到:

(7)

從式(7)可以發(fā)現(xiàn)，若只是將電荷泵電流設(shè)置為偏置電路電流的1/N，阻尼因子會隨著輸入頻率變化，導致PLL不穩(wěn)定.因此需要電阻R是一個能和輸入頻率成反比的可變電阻，這樣能夠保證PLL的穩(wěn)定性.開關(guān)電容能夠?qū)崿F(xiàn)阻值可變的等效電阻[9]，如果開關(guān)頻率恰好是輸入頻率，則開關(guān)電容可以等效為電阻:

R=2π/ωrefCS.

(8)

式(8)中，電容CS大小與圖1中電容CS1，CS2相同.將式(8)代入到阻尼因子表達式(7)中得到阻尼因子最終表達式(9):

(9)

從式(9)可以看出，阻尼因子表達式近似為常數(shù)，通過合理設(shè)置這些參數(shù)的比例可以將阻尼因子設(shè)置為1，保證PLL的穩(wěn)定性.

因此，為了保證阻尼因子不變，關(guān)鍵是實現(xiàn)一種與輸入頻率成反比的可變電阻，所以采用了開關(guān)電容濾波器這一結(jié)構(gòu)，利用開關(guān)頻率的改變使開關(guān)傳輸電荷的速度改變，實現(xiàn)了阻值可變的等效電阻[3,7].

另外，偏置電路是連接開關(guān)電容濾波器、VCO、反比N電流鏡的紐帶，為反比N電流鏡、壓控振蕩器提供偏置電壓，壓控振蕩器是決定輸出頻率范圍的關(guān)鍵電路.偏置電路需要在較大的電壓變化范圍下有良好的線性度，而壓控振蕩器需要有較大的電壓頻率轉(zhuǎn)換增益來輸出寬范圍的時鐘，因此偏置電路和壓控振蕩器的設(shè)計也尤為重要.本文將從第二節(jié)重點介紹開關(guān)電容濾波器、反比N電流鏡、壓控振蕩器和偏置電路的電路設(shè)計.

2　PLL關(guān)鍵電路設(shè)計

2.1開關(guān)電容濾波器中開關(guān)的實現(xiàn)

開關(guān)電容能夠?qū)崿F(xiàn)與輸入頻率成反比的可變等效電阻，但是關(guān)鍵要減少開關(guān)信號翻轉(zhuǎn)時對輸出端電壓的影響，主要體現(xiàn)在溝道電荷注入，時鐘饋通等非理想效應上.

圖1中開關(guān)S1和S2在跨接在VCS1、VCS2和VINT兩端，VINT電壓的穩(wěn)定決定了VCO輸出時鐘的穩(wěn)定，因此開關(guān)的設(shè)計顯得尤為重要.對于減小電荷非理想效應，本文提出了3種開關(guān)結(jié)構(gòu)，如圖2所示.第一種開關(guān)是將單個MOS管作為開關(guān)，由于源漏交疊電容的存在，MOS管的柵端控制時鐘電壓通過該電容直接耦合到源漏端采樣電容上，其時鐘饋通效應非常明顯.開關(guān)斷開后，MOS管溝道中的電荷會通過源漏端流出，注入到電容上給電壓值帶來誤差.第二種開關(guān)為CMOS開關(guān)，這種開關(guān)可以消除電荷注入對源漏端電壓造成的影響，但是NMOS與PMOS的源漏交疊電容并不相等，時鐘饋通效應不能很好消除.第三種開關(guān)為在單個MOS管兩端加入了虛擬開關(guān)管，為了減小電荷注入效應，開關(guān)MOS管注入的電荷應當?shù)扔谔摂MMOS管建立溝道需要的電荷.

假設(shè)兩個虛擬MOS管各分得開關(guān)管的一半注入電荷，則虛擬MOS管大小應為開關(guān)管的一半，在解決了電荷注入效應的同時也能夠很好的消除時鐘饋通效應，因此本文采用了第三種開關(guān)結(jié)構(gòu).圖3為PLL穩(wěn)定時開關(guān)變化對VINT電壓的影響仿真，每次開關(guān)造成的VINT電壓變化最大值僅40μV，因此在理想情況下，PLL穩(wěn)定時由開關(guān)變化產(chǎn)生的非理想效應對VINT電壓的影響是非常小的.

2.2反比N電流鏡的實現(xiàn)

由第一節(jié)中的式(3)得知，為了實現(xiàn)N×ICP=IB，需要一種電流鏡電路，將偏置電路電流IB和反饋分頻系數(shù)N通過運算后得到電荷泵電流ICP.文獻[7]中使用了一種反比N電流鏡來實現(xiàn)電流運算，N的變化范圍從1到4096，傳統(tǒng)的電流鏡結(jié)構(gòu)如果要實現(xiàn)4096的電流運算，就要使用比例為4096的晶體管，這樣會浪費大量的面積，因此設(shè)計了一種8∶1電流鏡電路來實現(xiàn)電流的加權(quán).本文從文獻[7]的結(jié)構(gòu)中得到啟發(fā)，實現(xiàn)了N從1變化到32、滿足本文電流運算的反比N電流鏡.如圖4所示，A<5∶0>是6位電流加權(quán)控制位，通過8∶1電流鏡電路后等效為反饋分頻系數(shù)N.電壓VCCA控制的一路保持常開為反比N電流鏡提供偏置，避免A<5∶0>全部斷開時VBC趨于電源電壓導致電荷泵電流ICP出現(xiàn)異常.

電壓VBN通過反比N電流鏡產(chǎn)生電壓VBC，晶體管M1，M2，M3，M4，M1x，Mcp的互導參數(shù)分別為β1，β2，β3，β4，β1x，βcp，通過設(shè)置晶體管互導參數(shù)β1x=βcp，β2×β4=β1×β3，使得N×ICP=IB，實現(xiàn)了偏置電路電流IB和反饋分頻系數(shù)N運算得到電荷泵電流ICP.

2.3環(huán)形壓控振蕩器的實現(xiàn)

由第一節(jié)的式(1)可知，為了VCO輸出時鐘范圍盡量寬，需要KVCO能夠設(shè)計的較大.文獻[7]采用了11級環(huán)形VCO，每一級由傳統(tǒng)的對稱負載結(jié)構(gòu)-以二極管連接的PMOS管作為負載單元[7,10]，由于級數(shù)過多，導致KVCO較小，VCO輸出頻率范圍太窄.為了提高KVCO，增大VCO的頻率轉(zhuǎn)換增益，本文采用了5級環(huán)形壓控振蕩器作為PLL的VCO模塊.本文的壓控振蕩器如圖5所示.

本文的延遲單元在文獻[10]的對稱負載結(jié)構(gòu)上進行了改進，將二極管接法的PMOS負載管改為了交叉耦合的晶體管構(gòu)成負阻.交叉耦合的晶體管形成差分信號正反饋，提供負阻，增加了差分對的小信號增益.為了更好的抑制電源電壓波動給VCO輸出抖動造成的影響，在數(shù)?；旌螾LL中VCO會采用低壓差線性穩(wěn)壓器(Low Drop Output，LDO)獨立供電[9]，而本文由于沒有設(shè)計LDO，VCO與含有大量噪聲的數(shù)字電路共用1.2V電源，對最后的抖動測試造成了一定影響.圖6為VCO的調(diào)諧曲線前仿真，控制電壓從0.3V到0.82V變化時VCO頻率從2.6GHz變化到273.9MHz，擁有良好的線性度與非常寬的調(diào)諧范圍，能夠完全覆蓋FPGA對時鐘頻率范圍的需求.

2.4偏置電路的實現(xiàn)

偏置電路是連接開關(guān)電容濾波器、VCO、反比N電流鏡的紐帶，它將VCS1，VCS2，VINT轉(zhuǎn)化為VBN電壓，為反比N電流鏡、5級環(huán)形壓控振蕩器偏置，因此電壓需要擁有良好的電壓線性度和跟隨特性，如圖7所示.

偏置電路基于VCO的復制電路來實現(xiàn)[10]，即NMOS管NM2和負載管MP4-6的寬長比和VCO相同.由于本文VCO控制電壓VINT有著非常大的變化范圍，所以采用軌到軌運放通過調(diào)節(jié)VBN電壓來控制VCO尾電流源電流大小，確保VINT電壓與VCP電壓近似在寬的變化范圍內(nèi)有良好的線性度.比如當電源電壓改變時，圖5中VCO的尾電流源漏端電壓也會改變，由于MOS管有限的漏源電阻，其電流大小也會改變，對VCO的工作頻率產(chǎn)生影響.但偏置電壓VBN會由于運放的反饋機制自動調(diào)節(jié)VCO的尾電流源柵壓大小，從而抑制電源電壓變化對VCO電流帶來的影響，達到高的靜態(tài)電源抑制比.圖8為偏置電壓VCP，VBN，開關(guān)電容濾波器電壓VINT的線性度仿真結(jié)果，圖中VINT電壓從0.3V到0.9V變化時，VCP和VBN有著良好的線性度和跟隨特性.

3　測試結(jié)果

本文在CMOS 65nm數(shù)字工藝下流片.PLL總體版圖面積約為500μm×400μm.作為IP嵌入到復旦大學自主研發(fā)的FDP5 FPGA芯片中.圖9(a)為鎖相環(huán)整體版圖，圖9(b)為芯片與測試板照片.

圖10給出了在TT，27°，1.2V的仿真環(huán)境下，輸入頻率ωref變化時環(huán)路帶寬ωn和阻尼因子ζ的變化仿真結(jié)果，隨著輸入頻率從18MHz增加到252MHz，環(huán)路帶寬也在成比例的從0.7MHz增加到13.4MHz，輸入頻率與環(huán)路帶寬的比值近似為20.阻尼因子變化范圍從0.95到1.17，均方差不超過8%.

本文使用信號發(fā)生器(AFG 3252)，示波器(Tektronix MSO 4034)對鎖相環(huán)的主要功能和性能進行了測試.測試結(jié)果見表1.同時從環(huán)路帶寬、輸入頻率范圍、輸出頻率范圍、抖動方面與本文的主要參考文獻、當前FPGA芯片PLL進行了對比.

表1　PLL部分參數(shù)對比

注:*Virtex 7的參數(shù)除了抖動以外均來源于數(shù)據(jù)手冊[5]，抖動值是ISE軟件計算所得；**環(huán)路帶寬為仿真值.

4　小　結(jié)

本文針對FPGA時鐘管理需求，設(shè)計了一種可變帶寬PLL，在CMOS 65nm數(shù)字工藝下流片，作為時鐘管理單元IP核嵌入于復旦大學自主研發(fā)的FDP5 FPGA芯片中.該PLL使用了開關(guān)電容實現(xiàn)與輸入頻率成反比的可變電阻.采用反比N電流鏡來偏置電荷泵電流，使得電荷泵電流與偏置電路電流成1/N關(guān)系.測試表明，本文的PLL能夠自適應地跟隨輸入頻率改變帶寬，輸入頻率在18～252MHz的范圍下與帶寬比值近似保持為20，在阻尼因子穩(wěn)定為1的情況下輸出762MHz～1.7GHz的時鐘.在以后的研究中，可以通過劃分數(shù)模電源，預留PLL專用測試端口，優(yōu)化片內(nèi)走線進一步提高本文的抖動測試性能.

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Design of a PLL for FPGA’s Clock Management Tile

WU Junhong， LI Wenjie， LAI Jinmei

(State Key Laboratory of ASIC & System, Fudan University, Shanghai 201203, China)

A changeable bandwidth PLL is designed for FPGA’s clock management. Instead of using constant RC loop filter in fixed bandwidth PLL, this paper uses switched capacitor loop filter, to achieve changeable RC loop filter. It also uses inverseNcurrent mirror to set the charge pump current to be 1/Nof the bias current. Thus the ratio of bandwidth and input frequency is fixed so that bandwidth can track input frequency in a wide range and maintains stable. This paper adopts a dummy switch structure in the switched capacitor loop filter to decrease the imperfect impact from the normal switch. A novel 5 stage ring oscillator is designed to run at wide output frequency range. It is taped out in CMOS 65 nm technology, embedded as IP core in FDP5 FPGA, which is designed by Fudan University. The result suggests, the bandwidth of PLL can change from 0.7MHz to 13.4MHz, as the input frequency changes from 18MHz to 252MHz, the ratio of input frequency and bandwidth is kept about 20. The output frequency range of the PLL is 762MHz to 1.7GHz, RMS value of damping factor is less than 8%.

Phase Lock Loop(PLL); changeable bandwidth; FPGA clock management

0427-7104(2016)01-0036-07

2015-04-02

專用集成電路與系統(tǒng)國家重點實驗室自主研究課題基金(2015MS007)

吳俊宏(1989-)，男，碩士研究生；來金梅，教授，博導，通訊聯(lián)系人，E-mail: jmlai@fudan.edu.cn.

TN 402

A