王凱 周德新 崔海青

摘要：針對(duì)我校電子信息工程專業(yè)的“現(xiàn)代電子系統(tǒng)技術(shù)”課程學(xué)時(shí)少、實(shí)踐性強(qiáng)的特點(diǎn)，從教學(xué)內(nèi)容和方法、課程考核方式以及實(shí)踐教學(xué)環(huán)節(jié)三個(gè)方面進(jìn)行了改革，提出了“研討式”教學(xué)方法，優(yōu)化了考核方式，強(qiáng)化了工程應(yīng)用能力培養(yǎng)。實(shí)踐表明，改革提高了學(xué)生的實(shí)踐能力，取得了良好的教學(xué)效果。

關(guān)鍵詞：研討式教學(xué)；工程應(yīng)用能力；教學(xué)改革

中圖分類(lèi)號(hào)：G642.0 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：1674-9324（2015）40-0151-02

我校電子信息工程專業(yè)的“現(xiàn)代電子系統(tǒng)技術(shù)”課程是該專業(yè)的主要專業(yè)基礎(chǔ)課之一，其課程內(nèi)容主要講解EDA技術(shù)以及FPGA設(shè)計(jì)技術(shù)，具有很強(qiáng)的實(shí)踐性。由于我校電子信息工程專業(yè)主要面向民航電子系統(tǒng)維修培養(yǎng)人才，為了適應(yīng)民航人才的培養(yǎng)，學(xué)生需要學(xué)習(xí)除電子專業(yè)課程外的民航知識(shí)，因此對(duì)這門(mén)課程的學(xué)時(shí)進(jìn)行了大幅壓縮。同時(shí)，工程教育改革和民航電子維修技術(shù)的發(fā)展對(duì)學(xué)生知識(shí)和能力的要求卻不斷提高，在學(xué)時(shí)壓縮的同時(shí)還將三分之一的學(xué)時(shí)用于課內(nèi)實(shí)驗(yàn)，因此迫切需要對(duì)原課程教學(xué)內(nèi)容、教學(xué)方法和教學(xué)手段進(jìn)行改革和建設(shè)，以有效解決學(xué)時(shí)壓縮與知識(shí)、能力和素質(zhì)培養(yǎng)之間的矛盾。

一、教學(xué)內(nèi)容和方法改革

課程組將“現(xiàn)代電子系統(tǒng)技術(shù)”教學(xué)內(nèi)容分解為：課堂講授、專題研討和工程實(shí)踐三個(gè)模塊。

EDA及FPGA應(yīng)用技術(shù)的核心是如何使用HDL語(yǔ)言，借助EDA工具來(lái)完成復(fù)雜數(shù)字邏輯電路的設(shè)計(jì)[1]。這一部分的內(nèi)容主要采取課堂講授為主，并結(jié)合實(shí)踐教學(xué)環(huán)節(jié)，讓學(xué)生參與工程實(shí)踐。原先HDL設(shè)計(jì)部分分為組合電路設(shè)計(jì)及舉例、時(shí)序邏輯電路設(shè)計(jì)及舉例、HDL語(yǔ)言的語(yǔ)法總結(jié)和復(fù)雜系統(tǒng)設(shè)計(jì)四部分。由于學(xué)時(shí)的壓縮，將所舉的例子搬到實(shí)驗(yàn)課上，讓學(xué)生自己編寫(xiě)HDL程序去實(shí)現(xiàn)；同時(shí)復(fù)雜系統(tǒng)設(shè)計(jì)部分改為課程設(shè)計(jì)的內(nèi)容。這樣，課堂上只是講解組合、時(shí)序電路設(shè)計(jì)的基本方法，HDL語(yǔ)言的基本語(yǔ)法，將原先的學(xué)時(shí)大為壓縮。

在“現(xiàn)代電子系統(tǒng)技術(shù)”課程中，可編程邏輯器件結(jié)構(gòu)這一部分的內(nèi)容相對(duì)比較枯燥，按照傳統(tǒng)的教學(xué)模式來(lái)進(jìn)行授課，學(xué)生難以產(chǎn)生學(xué)習(xí)興趣，甚至由于對(duì)可編程邏輯器件結(jié)構(gòu)摸不透、搞不懂，產(chǎn)生厭學(xué)情緒，影響整個(gè)課程的教學(xué)效果。

為了解決這些問(wèn)題，引入“研討式”教學(xué)方式，讓學(xué)生事先通過(guò)圖書(shū)館、互聯(lián)網(wǎng)等多種信息渠道獲取資料，進(jìn)而對(duì)資料進(jìn)行整理、討論，以小組為單位，在課堂上采取研討的方式進(jìn)行教學(xué)，激發(fā)了學(xué)生自主學(xué)習(xí)的興趣，同時(shí)有助于加強(qiáng)學(xué)生之間的團(tuán)隊(duì)合作精神[2]。研討結(jié)束后，由教師對(duì)研討的內(nèi)容、知識(shí)點(diǎn)進(jìn)行總結(jié)。這樣，原先需要8學(xué)時(shí)來(lái)講解的可編程邏輯器件結(jié)構(gòu)內(nèi)容只需2～3學(xué)時(shí)即可完成，因?yàn)榇蟛糠謱W(xué)習(xí)時(shí)間都放在提前準(zhǔn)備中了。

經(jīng)過(guò)幾年的教學(xué)實(shí)踐表明，每一屆學(xué)生在可編程邏輯器件結(jié)構(gòu)部分的資料搜集時(shí)都要認(rèn)真準(zhǔn)備，在研討過(guò)程中要積極發(fā)言，學(xué)習(xí)完成后也就將這一部分的基本知識(shí)點(diǎn)全部掌握了。同時(shí)，電子技術(shù)一直在飛速發(fā)展，采取這種以學(xué)生為主的研討式，使得教學(xué)內(nèi)容一直能與電子技術(shù)發(fā)展保持同步。

除了可編程邏輯器件結(jié)構(gòu)這一部分內(nèi)容之外，課程組還考慮將EDA技術(shù)的概論以及設(shè)計(jì)中的優(yōu)化方式等內(nèi)容也采用“研討式”的教學(xué)方式，以提高學(xué)生參與的深度，促進(jìn)學(xué)生思考的廣度。

二、課程考核改革

課程組對(duì)課程的考核方式也進(jìn)行了改革：將傳統(tǒng)的單一期末卷面考試的形式改為多種考核方式相結(jié)合的綜合評(píng)估，同時(shí)也將期末的卷面考試改為了開(kāi)卷考試。

首先，考核的第一部分是期末卷面考試，這部分占綜合成績(jī)的40%，主要考查學(xué)生對(duì)基本概念的理解和應(yīng)用能力。由于課程的核心是如何使用HDL語(yǔ)言來(lái)完成FPGA等可編程邏輯器件的設(shè)計(jì)，而并不拘泥于HDL本身的語(yǔ)法細(xì)節(jié)。因此將期末考試的形式改為了開(kāi)卷考試，使學(xué)生將更多的精力用于設(shè)計(jì)本身，而不是對(duì)語(yǔ)法的記憶上。

其次，考核的平時(shí)成績(jī)占到了期末綜合成績(jī)的30%，這部分成績(jī)主要包括學(xué)生的出勤、作業(yè)和專題研討等。出勤部分相對(duì)占比不大，主要是平時(shí)作業(yè)和專題研討。以往的平時(shí)作業(yè)只是將要設(shè)計(jì)的電路，在紙上通過(guò)寫(xiě)HDL程序來(lái)實(shí)現(xiàn)，最終也只能是“紙上談兵”。改革后的平時(shí)作業(yè)要求將設(shè)計(jì)的電路使用硬件實(shí)現(xiàn)，最終檢查的除了程序本身以外，還有相關(guān)工程文檔以及最終的實(shí)現(xiàn)電路。工程文檔包括設(shè)計(jì)說(shuō)明書(shū)、程序代碼和仿真測(cè)試結(jié)果，而最終的實(shí)現(xiàn)電路則是在實(shí)踐環(huán)節(jié)所使用的開(kāi)發(fā)板上完成。專題研討包括了可編程邏輯器件結(jié)構(gòu)、可編程邏輯器件編程與配置和可編程邏輯器件測(cè)試三個(gè)專題，即是以上提到的“研討式”教學(xué)內(nèi)容，根據(jù)研討的情況給分。

最后，第三部分綜合成績(jī)是實(shí)踐成績(jī)，占比30%。這一部分主要是實(shí)踐教學(xué)環(huán)節(jié)的考核，考核的主要內(nèi)容就是平時(shí)作業(yè)的實(shí)現(xiàn)效果、實(shí)驗(yàn)報(bào)告的撰寫(xiě)以及實(shí)驗(yàn)結(jié)果的分析等。對(duì)于實(shí)踐課程的考核，課程組采取預(yù)約方式，實(shí)施“一對(duì)一”考核。具體來(lái)說(shuō)就是首先給學(xué)生20個(gè)左右的設(shè)計(jì)題，由學(xué)生自主選擇題目，自主選擇時(shí)間完成考核。考核時(shí)主要考查學(xué)生對(duì)設(shè)計(jì)開(kāi)發(fā)過(guò)程的熟悉，而HDL代碼可以事先寫(xiě)好。

三、實(shí)踐教學(xué)改革

EDA及FPGA應(yīng)用技術(shù)是一門(mén)實(shí)踐性非常強(qiáng)的課程[3]，實(shí)驗(yàn)學(xué)時(shí)也占到了總學(xué)時(shí)的三分之一，因此實(shí)踐教學(xué)環(huán)節(jié)對(duì)于該課程的教學(xué)效果影響至關(guān)重要。

改革前，該課程的實(shí)驗(yàn)只是讓學(xué)生將HDL設(shè)計(jì)的程序進(jìn)行仿真，分析仿真結(jié)果，這種方式與生產(chǎn)實(shí)踐相脫節(jié)。很多學(xué)生在學(xué)完課程之后仍然出現(xiàn)不具備設(shè)計(jì)能力、設(shè)計(jì)缺乏完整性等問(wèn)題，關(guān)鍵是仿真教學(xué)不能引起學(xué)生十足的學(xué)習(xí)興趣。

隨著電子技術(shù)的發(fā)展，可編程邏輯器件的價(jià)格飛速下降，并且功能越來(lái)越強(qiáng)大，這就為實(shí)踐教學(xué)奠定了物質(zhì)基礎(chǔ)。課程改革的一項(xiàng)重要內(nèi)容就是使用可編程邏輯器件開(kāi)發(fā)板完成設(shè)計(jì)，做到3～5人一組，每組能有一塊開(kāi)發(fā)板可用于實(shí)驗(yàn)。這樣，在實(shí)驗(yàn)過(guò)程中就不再只是仿真，而是以“教學(xué)做”一體化的教學(xué)方式，完成HDL設(shè)計(jì)的教學(xué)。

可編程邏輯器件開(kāi)發(fā)板直接使用USB接口下載程序和供電，這樣開(kāi)發(fā)板在計(jì)算機(jī)房或?qū)W生宿舍就可以使用，而不像傳統(tǒng)的試驗(yàn)箱那樣需要外接電源和昂貴的下載器。開(kāi)發(fā)板上預(yù)留了開(kāi)關(guān)量的輸入、輸出，輸入使用按鍵開(kāi)關(guān)和撥碼開(kāi)關(guān)，輸出使用LED燈，這樣可以完成簡(jiǎn)單組合邏輯電路設(shè)計(jì)的實(shí)驗(yàn)。同時(shí)，電路板上還有時(shí)鐘的輸入、蜂鳴器輸出以及動(dòng)態(tài)掃描顯示的數(shù)碼管，可以支持完成時(shí)序邏輯電路的設(shè)計(jì)。

針對(duì)實(shí)驗(yàn)學(xué)時(shí)不足的情況，為每個(gè)小組配備一塊開(kāi)發(fā)板，整個(gè)學(xué)期都由學(xué)生保管，這樣學(xué)生可以利用課余時(shí)間完成實(shí)驗(yàn)內(nèi)容，同時(shí)還能完成更多的開(kāi)放性實(shí)驗(yàn)[4]。更激勵(lì)了很多學(xué)生去完成電子設(shè)計(jì)競(jìng)賽、創(chuàng)新創(chuàng)業(yè)設(shè)計(jì)等豐富多彩的實(shí)踐，使學(xué)生的實(shí)踐能力、動(dòng)手能力都得到了大幅提升。

四、結(jié)語(yǔ)

本文針對(duì)我校電子信息工程專業(yè)的“現(xiàn)代電子系統(tǒng)技術(shù)”課程學(xué)時(shí)少、任務(wù)重的現(xiàn)狀和提高學(xué)生工程實(shí)踐能力的需求，對(duì)課程的教學(xué)方式和方法、考核方式以及實(shí)踐教學(xué)進(jìn)行了改革，取得了較好的教學(xué)效果。學(xué)生不僅掌握了該課程的教學(xué)內(nèi)容，并在電子設(shè)計(jì)競(jìng)賽、創(chuàng)新創(chuàng)業(yè)大賽等多項(xiàng)賽事中取得了優(yōu)異的成績(jī)。

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