王煒珽　李淑華　+張文旭

摘 要： 通過(guò)研究直接數(shù)字頻率合成（DDS）技術(shù)的原理和電路結(jié)構(gòu)，分析基于DDS技術(shù)合成脈沖線性調(diào)頻信號(hào)（DDS?LFM）的可行性，給出兩種DDS相位地址信號(hào)產(chǎn)生電路的原理結(jié)構(gòu)。在此基礎(chǔ)上分析DDS?LFM系統(tǒng)參數(shù)的設(shè)置問(wèn)題，利用FPGA設(shè)計(jì)實(shí)現(xiàn)DDS?LFM系統(tǒng)的硬件電路。最后利用Matlab仿真軟件對(duì)該系統(tǒng)輸出的波形數(shù)據(jù)進(jìn)行頻譜分析，給出了歸一化的幅頻特性曲線和時(shí)頻特性曲線。

關(guān)鍵詞： 直接頻率合成技術(shù)； 脈沖線性調(diào)頻信號(hào)； FPGA設(shè)計(jì)； Matlab仿真

中圖分類號(hào)： TN911?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）10?0010?06

脈沖線性調(diào)頻信號(hào)（LFM）作為一種非平穩(wěn)時(shí)變信號(hào)在通信、雷達(dá)等領(lǐng)域有著廣泛的應(yīng)用，例如擴(kuò)頻通信因LFM帶寬大的特點(diǎn)用其作為調(diào)制信號(hào)，高分辨率雷達(dá)因LFM時(shí)寬帶寬積大、距離分辨力和速度分辨力高等特點(diǎn)用其作為頻率源，因此研究線性調(diào)頻信號(hào)的原理與產(chǎn)生方式非常有必要。傳統(tǒng)的獲得線性調(diào)頻信號(hào)主要借助模擬法，而隨著數(shù)字技術(shù)的不斷發(fā)展，尤其是自1971年由美國(guó)人J.Tierncy等首次提出直接數(shù)字頻率合成（DDS）技術(shù)以來(lái)，利用DDS技術(shù)合成脈沖線性調(diào)頻信號(hào)（DDS?LFM）越來(lái)越受到人們的重視，并得到廣泛的應(yīng)用。本文基于FPGA平臺(tái)實(shí)現(xiàn)了DDS?LFM系統(tǒng)，既可通過(guò)次級(jí)連接的D/A、濾波器等器件輸出LFM波形，也可作為其他信號(hào)分析軟件的數(shù)據(jù)來(lái)源開(kāi)展相關(guān)理論研究。

1 DDS技術(shù)合成線性調(diào)頻信號(hào)的原理

1.1 DDS基本原理

DDS是一種將預(yù)存波形的相位量通過(guò)地址查表方式映射為幅度量并合成為輸出信號(hào)的技術(shù)。DDS的關(guān)鍵在于使用合理的相位地址信號(hào)生成技術(shù)，以降低輸出信號(hào)的頻率雜散和波形失真。用來(lái)產(chǎn)生線性調(diào)頻信號(hào)的DDS系統(tǒng)通常包含系統(tǒng)時(shí)鐘（Fc）、頻率控制、相位地址發(fā)生器、波形存儲(chǔ)（ROM）、數(shù)/模轉(zhuǎn)換（D/A）、低通濾波器（LPF）6部分，其原理框圖如圖1所示。

圖1 DDS系統(tǒng)原理圖

用來(lái)產(chǎn)生相位地址信號(hào)p（n）的電路是DDS系統(tǒng)的核心部分，主要由相位地址發(fā)生器和頻率控制組成。在系統(tǒng)時(shí)鐘Fc的驅(qū)動(dòng)下，第n個(gè)時(shí)鐘周期到達(dá)時(shí)相位地址發(fā)生器在頻率控制字K（n）的控制下產(chǎn)生p（n）并送入到ROM產(chǎn)生瞬時(shí)相位信號(hào)φ（n）。經(jīng)查表后ROM輸出B?bit的幅度數(shù)據(jù)y（n），再經(jīng)D/A與LPF合成波形信號(hào)y（t）。其中K（n）與輸出信號(hào)的瞬時(shí)頻率f（n）之間的關(guān)系為：

[f（n）=K（n）Fc2N] （1）

由式（1）可見(jiàn)，DDS系統(tǒng)輸出信號(hào)的瞬時(shí)頻率由頻率控制字K（n）、系統(tǒng)時(shí)鐘頻率Fc、ROM字?jǐn)?shù)2N共同決定。由于ROM的字?jǐn)?shù)由硬件結(jié)構(gòu)限定，可認(rèn)為2N是不隨n變化的，所以在時(shí)鐘頻率Fc一定的條件下，當(dāng)頻率控制字K（n）為常數(shù)時(shí)，系統(tǒng)輸出的是一個(gè)頻率時(shí)不變信號(hào)；當(dāng)頻率控制字K（n）隨n的變化而變化時(shí)，系統(tǒng)將輸出一個(gè)頻率時(shí)變信號(hào)。因此，利用DDS系統(tǒng)產(chǎn)生線性調(diào)頻信號(hào)是可行的，其關(guān)鍵在于使用呈線性變化且無(wú)量綱的頻率控制字K（n）的生成方式，進(jìn)而得到所需的相位地址信號(hào)p（n）。

1.2 LFM瞬時(shí)頻率與瞬時(shí)相位的離散化

一個(gè)理想的基帶信號(hào)為矩形脈沖的線性調(diào)頻信號(hào)可表示為[y（t）=Acos（2πf0t+πkt2），t∈[0，τ]]。其中：f0為起始頻率；[k=Δfτ]為調(diào)頻系數(shù)，τ為基帶信號(hào)脈沖寬度，Δf為線性調(diào)頻信號(hào)的帶寬。一個(gè)基帶脈沖內(nèi)線性調(diào)頻信號(hào)的瞬時(shí)頻率模擬量表達(dá)式為：

[f（t）=f0+kt， t∈[0，τ]] （2）

將瞬時(shí)頻率離散化，可取系統(tǒng)時(shí)鐘頻率Fc的倒數(shù)ΔT為采樣間隔對(duì)f（t）進(jìn)行采樣，則式（2）可表示為：

[f（nΔT）=f0+（n-1）ΔTk， n∈（0，PW]] （3）

進(jìn)而得到瞬時(shí)頻率數(shù)字量表達(dá)式：

[f（n）=f0+（n-1）kFc， n∈（0，PW]] （4）

式中：[PW=τΔT]表示一個(gè)基帶脈寬內(nèi)含有的系統(tǒng)時(shí)鐘周期個(gè)數(shù)；[kFc]表示每個(gè)采樣點(diǎn)之間的頻率變化量，其值是常數(shù)，單位為Hz。

可以看出由于式（4）中各系數(shù)都是有量綱的，所以無(wú)法直接用來(lái)作為頻率控制字，必須進(jìn)行相應(yīng)的變換以去掉量綱。將式（1）代入式（4）可得：

[K（n）=2Nf0Fc+（n-1）2NkF2c=K0+（n-1）K′， n∈（0，PW]] （5）

式中：[K0=2Nf0Fc]為起始頻率控制字，是一個(gè)無(wú)量綱的常數(shù)，決定了起始頻率f0。[K′=2NkF2c]為頻率控制字步長(zhǎng)，也是一個(gè)無(wú)量綱的常數(shù)，決定了調(diào)頻系數(shù)k，它使K（n）隨n的變化而線性變化。在數(shù)字量條件下瞬時(shí)相位[φ（n）]與瞬時(shí)頻率[f（n）]之間則為累加與差分的關(guān)系，即：

[φ（n）=2πm=1nf（m）Fc=2π2Nm=1nK（m） =2π2N[K0n+K′m=1n（m-1）]， n∈（0，PW]] （6）

[φ（n）-φ（n-1）=2πf（n）Fc=2π2NK（n） =2π2N[K0+（n-1）K′]， n∈（0，PW]] （7）

將[φ（n）=2πp（n）2N]代入式（6）、式（7）得：

[p（n）=K0n+K′m=1n（m-1）， n∈（0，PW]] （8）

[p（n）-p（n-1）=K（n）=K0+（n-1）K′， n∈（0，PW]] （9）

1.3 相位地址信號(hào)產(chǎn)生電路的原理結(jié)構(gòu)

根據(jù)式（8），式（9），產(chǎn)生相位地址信號(hào)的電路可通過(guò)兩種方式產(chǎn)生：一種是計(jì)數(shù)器與累加器并聯(lián)的結(jié)構(gòu)，稱為“并聯(lián)”方式，如圖2所示；另一種是計(jì)數(shù)器與帶有寄存器的加法器串聯(lián)結(jié)構(gòu)，稱為“串聯(lián)”方式，見(jiàn)圖3。

圖2 相位地址產(chǎn)生電路的“并聯(lián)”方式

圖3 相位地址產(chǎn)生電路的“串聯(lián)”方式

相比較而言，“并聯(lián)”方式優(yōu)點(diǎn)是無(wú)需將輸出的相位地址信號(hào)反饋回電路內(nèi)部，缺點(diǎn)是系統(tǒng)結(jié)構(gòu)相對(duì)復(fù)雜?！按?lián)”方式優(yōu)點(diǎn)是結(jié)構(gòu)相對(duì)簡(jiǎn)單，利用FPGA實(shí)現(xiàn)較為容易，缺點(diǎn)是帶有反饋寄存回路，容易產(chǎn)生累積誤差。為節(jié)約FPGA系統(tǒng)資源，本文僅對(duì)基于“串聯(lián)”方式構(gòu)成相位地址發(fā)生器的DDS?LFM系統(tǒng)進(jìn)行設(shè)計(jì)與仿真。

2 FPGA電路的設(shè)計(jì)與測(cè)試

2.1 DDS?LFM系統(tǒng)參數(shù)的設(shè)定與分析

DDS?LFM系統(tǒng)涉及到的參數(shù)除了前文所表述的起始頻率控制字K0、頻率控制字步長(zhǎng)K′、基帶脈沖內(nèi)含有的時(shí)鐘周期個(gè)數(shù)PW、ROM字?jǐn)?shù)2N、系統(tǒng)時(shí)鐘頻率Fc以外，還有ROM位數(shù)B，單位時(shí)鐘周期內(nèi)的輸出頻率分辨率Rf，最大輸出頻率fomax等。此外由于DDS技術(shù)是一種數(shù)字電路技術(shù)，其各組成部分之間的傳遞的信號(hào)都是二進(jìn)制的，這些信號(hào)的位數(shù)需要提前設(shè)定，所以也屬于系統(tǒng)參數(shù)之列。表1列出了上述各項(xiàng)參數(shù)。

表1 DDS?LFM系統(tǒng)參數(shù)

表1中，K0范圍也是頻率控制字K（n）取值范圍；假設(shè)K0=0，K′PW就是脈沖結(jié)束時(shí)刻的頻率控制字，根據(jù)K0的范圍，應(yīng)有K′PW≤2（N-1）；當(dāng)K′取負(fù)時(shí)表示頻率遞減變化；實(shí)際應(yīng)用中，fomax一般不超過(guò)Fc的40%。

本系統(tǒng)限定硬件條件為時(shí)鐘頻率Fc=64 MHz，ROM容量需求不大于16K×10 b、可外接10位的數(shù)/模轉(zhuǎn)換（D/A）器，默認(rèn)參數(shù)要求初始頻率f0=2 MHz、截止頻率f1=20 MHz、脈沖寬度τ=9 μs、調(diào)頻系數(shù)[k=f1-f0τ]=2 MHz/μs?，F(xiàn)根據(jù)表1可以確定該DDS?LFM系統(tǒng)的默認(rèn)參數(shù)分別為：B=10，PW =576，K0=512，K′= +8，pL=N=14，KL=13，單位時(shí)鐘周期內(nèi)的頻率分辨率Rf=31.25 kHz，輸出波形的幅值采用雙極性量化編碼時(shí)其取值范圍在-511～511之間。此外考慮到系統(tǒng)可擴(kuò)展性，要求可以通過(guò)串行輸入方式加載新的系統(tǒng)參數(shù)。

2.2 功能模塊的設(shè)計(jì)

系統(tǒng)基于FPGA平臺(tái)設(shè)計(jì)硬件電路，借助Quartus Ⅱ軟件和VHDL語(yǔ)言實(shí)現(xiàn)各功能模塊的設(shè)計(jì)。整個(gè)系統(tǒng)由頻率控制字產(chǎn)生模塊、相位地址產(chǎn)生模塊、系統(tǒng)參數(shù)設(shè)置模塊、正弦波存儲(chǔ)（ROM）模塊和系統(tǒng)時(shí)鐘調(diào)整模塊五部分組成，硬件參數(shù)能滿足2.1節(jié)所要求。

頻率控制字產(chǎn)生模塊用來(lái)產(chǎn)生隨時(shí)鐘序列呈線性規(guī)律變化的頻率控制字K（n），其RTL示意圖如圖4所示。該模塊可用計(jì)數(shù)間隔為K′的計(jì)數(shù)器實(shí)現(xiàn)，計(jì)數(shù)結(jié)果由時(shí)鐘脈沖的下降沿驅(qū)動(dòng)輸出，計(jì)數(shù)的初值和終值分別對(duì)應(yīng)LFM信號(hào)的起始頻率f0和截止頻率f0+Δf。該模塊各I/O端的物理定義及其對(duì)應(yīng)的系統(tǒng)參數(shù)如表2所示。

圖4 頻率控制字產(chǎn)生模塊RTL示意圖

表2 頻率控制字產(chǎn)生模塊I/O端物理定義

相位地址產(chǎn)生模塊用來(lái)產(chǎn)生p（n），其RTL示意圖如圖5所示。由式（9）可知該模塊可用加法器和寄存器來(lái)實(shí)現(xiàn)，其中寄存器由時(shí)鐘脈沖下降沿控制，時(shí)鐘脈沖上升沿則用來(lái)驅(qū)動(dòng)加法器輸出計(jì)算結(jié)果以作為相位地址。該模塊各I/O端的物理定義及其對(duì)應(yīng)的系統(tǒng)參數(shù)如表3所示。

圖5 相位地址產(chǎn)生模塊RTL示意圖

表3 相位地址產(chǎn)生模塊I/O端物理定義

系統(tǒng)參數(shù)設(shè)置模塊用來(lái)生成系統(tǒng)所需的初相位p（0）、初始頻率控制字K0、頻率控制字步長(zhǎng)K′及其正負(fù)值等參數(shù)和脈寬τ控制信號(hào)pulse_w。該模塊在64 MHz時(shí)鐘的驅(qū)動(dòng)下可實(shí)現(xiàn)最大脈沖重復(fù)周期為10 248 μs、最大脈寬為128 μs的脈寬控制信號(hào)，其脈內(nèi)為低電平。模塊內(nèi)置2.1節(jié)所要求的參數(shù)為輸出默認(rèn)值，如想調(diào)整系統(tǒng)參數(shù)可利用輸出選控端default_set來(lái)選擇外加參數(shù)。外加參數(shù)則是通過(guò)串行數(shù)據(jù)輸入端sdatain寫入模塊內(nèi)部的串/并轉(zhuǎn)換寄存器，該寄存器由專用的寫入脈沖clkwr驅(qū)動(dòng)并受wr端控制。該模塊功能原理如圖6所示，真值表如表4所示。

圖6 系統(tǒng)參數(shù)設(shè)置模塊功能原理圖

正弦波存儲(chǔ)（ROM）模塊與系統(tǒng)時(shí)鐘調(diào)整模塊分別借助QuartusⅡ軟件的ROM宏模塊和ALTPLL宏模塊實(shí)現(xiàn)。其中ROM容量為16K×10 b，內(nèi)存一個(gè)完整周期的正弦波形數(shù)據(jù)，PLL則用于將外接的50 MHz時(shí)鐘倍頻到64 MHz，以實(shí)現(xiàn)系統(tǒng)時(shí)鐘Fc。

2.3 系統(tǒng)集成與測(cè)試

本系統(tǒng)利用Altera公司生產(chǎn)的EP4CE15F17C8為FPGA硬件平臺(tái)，通過(guò)clk_50M引腳外接50 MHz時(shí)鐘，用上拉電壓按鍵控制EN、default_set、wr等引腳，預(yù)留sdatain和clk_wr引腳用于寫入外加的參數(shù)數(shù)據(jù)，以LFMwave[9..0]引腳輸出DDS?LFM波形。在QuartusⅡ軟件中建立Block Diagram文件作為頂層文件，將系統(tǒng)各功能模塊和外部I/O引腳放置其中并連線，如圖7所示。

啟動(dòng)編譯器，編譯成功后得到的資源需求分析摘要如圖8所示，可見(jiàn)整個(gè)系統(tǒng)占用了526個(gè)邏輯單元（LE）、16個(gè)引腳、160 Kb內(nèi)存和1個(gè)鎖相環(huán)（PLL）。

為便于直觀地觀測(cè)DDS?LFM系統(tǒng)參數(shù)和輸出波形圖，系統(tǒng)測(cè)試?yán)肣uartusⅡ軟件提供的嵌入式邏輯分析儀（Signal Tap Ⅱ）實(shí)現(xiàn)數(shù)據(jù)和波形的實(shí)時(shí)監(jiān)測(cè)和采集。Signal Tap Ⅱ能夠?qū)y(cè)到的信號(hào)樣本暫存在EP4CE15F17C8內(nèi)嵌的RAM中，然后再通過(guò)JTAG端口將樣本送回QuartusⅡ進(jìn)行顯示、分析，同時(shí)還能將采集的樣本數(shù)據(jù)轉(zhuǎn)換為txt格式文件輸出，以供其他仿真軟件如Matlab進(jìn)行進(jìn)一步的運(yùn)算分析。圖9顯示了默認(rèn)參數(shù)條件下的DDS?LFM系統(tǒng)的測(cè)試波形，可見(jiàn)在default_set為高電平，pulse_w為低電平時(shí)，系統(tǒng)輸出的波形呈線性調(diào)頻規(guī)律變化，其初相位為90°，K（n）按線性增加，K′等于+8，K（PW）=5 120，換算可得脈內(nèi)結(jié)束時(shí)刻頻率為f1=20 MHz，與默認(rèn)參數(shù)要求相符。

圖7 DDS?LFM系統(tǒng)總體原理設(shè)計(jì)圖

圖8 DDS?LFM系統(tǒng)參資源需求分析

將default_set置于低電平，處于外加參數(shù)條件下的DDS?LFM系統(tǒng)Signal Tap Ⅱ測(cè)試波形如圖10所示。其中，外加參數(shù)分別為初始頻率f0=18 MHz、截止頻率f1=3 MHz、脈沖寬度τ=10 μs、調(diào)頻系數(shù)k=[f1-f0τ]=-1.5 MHz/μs，硬件條件要求與2.1節(jié)的要求相同。由圖可見(jiàn)，此時(shí)系統(tǒng)輸出的波形呈線性調(diào)頻且頻率遞減的規(guī)律變化，其中K′=-6，K（PW）=768，換算后調(diào)頻斜率等效為-1.5 MHz/μs，脈內(nèi)結(jié)束時(shí)刻頻率等效為3 MHz，與外加參數(shù)要求相符。

圖9 默認(rèn)參數(shù)條件下的DDS?LFM系統(tǒng)Signal TapⅡ測(cè)試波形圖

圖10 外加參數(shù)條件下的DDS?LFM系統(tǒng)Signal TapⅡ測(cè)試波形圖

2.4 測(cè)試數(shù)據(jù)分析

將Signal TapⅡ采集得到的默認(rèn)參數(shù)的基于FPGA的DDS?LFM系統(tǒng)輸出波形數(shù)據(jù)送入Matlab仿真軟件作為y1并利用FFT函數(shù)計(jì)算歸一化幅頻特性Y1，同時(shí)利用chirp函數(shù)計(jì)算得到相同參數(shù)條件下的波形y2，以及歸一化幅頻特性Y2。二者對(duì)比效果如圖11所示，受篇幅所限只顯示脈內(nèi)前3 μs波形。

圖11 基于FPGA的DDS?LFM波形與基于Matlab生成的

LFM波形的對(duì)比與頻譜分析

圖11中Y2為典型的LFM信號(hào)幅頻特性曲線，其幅度均值-3 dB頻率帶寬Δf=18 MHz（2～20 MHz），與chirp函數(shù)計(jì)算得到y(tǒng)2的幅頻特性曲線Y2的平均誤差僅為0.48%，此誤差主要來(lái)自DDS相位雜散、Matlab中chirp函數(shù)算法與DDS技術(shù)算法的區(qū)別兩個(gè)方面。可見(jiàn)輸出的信號(hào)實(shí)現(xiàn)了系統(tǒng)參數(shù)要求。

可采用相同方法將Signal Tap Ⅱ采集得到的外加參數(shù)的基于FPGA的DDS?LFM系統(tǒng)輸出波形數(shù)據(jù)進(jìn)行分析，得到的波形y3和歸一化幅頻特性曲線Y3如圖12所示，受篇幅所限只顯示脈內(nèi)后4 μs波形。

可將Signal Tap Ⅱ采集得到的頻率控制字K（n-1）數(shù)據(jù)送入Matlab，分別得到在默認(rèn)參數(shù)條件下和外加參數(shù)條件下DDS?LFM系統(tǒng)的時(shí)頻關(guān)系曲線，如圖13和圖14所示。

圖12 外加參數(shù)條件下的DDS?LFM波形與幅頻特性曲線

圖13 默認(rèn)參數(shù)條件DDS?LFM系統(tǒng)時(shí)頻關(guān)系曲線

3 結(jié) 語(yǔ)

直接數(shù)字頻率合成技術(shù)具有極高的頻率分辨率、極短的頻率轉(zhuǎn)換時(shí)間、很寬的相對(duì)帶寬等突出優(yōu)點(diǎn)，而FPGA系統(tǒng)則具有很強(qiáng)的靈活性、可擴(kuò)展性、可移植性和較高的性價(jià)比，因此通過(guò)FPGA平臺(tái)實(shí)現(xiàn)DDS技術(shù)在工程實(shí)踐中得到了廣泛的應(yīng)用。本文給出了基于FPGA實(shí)現(xiàn)DDS?LFM系統(tǒng)的硬件電路，并利用Signal TapⅡ、Matlab等工具對(duì)輸出的波形做了測(cè)試與分析。結(jié)果顯示，本系統(tǒng)可以快速、準(zhǔn)確、有效地產(chǎn)生數(shù)字化的LFM信號(hào)，具有較高的實(shí)用價(jià)值。

圖14 外加參數(shù)條件DDS?LFM系統(tǒng)的時(shí)頻關(guān)系曲線

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