摘要：文中提出了一種SOC芯片系統(tǒng)級測試的新硬件測試系統(tǒng)。新系統(tǒng)引入FPGA作為輔助測試的芯片，使用PC作為芯片分選機和測試硬件之間的媒介進行測試，并記錄測試數(shù)據(jù)。新硬件系統(tǒng)導(dǎo)入后，使用現(xiàn)有的SOC芯片作為樣本，從測試覆蓋率、測試時間、不良分析三個方面展現(xiàn)芯片品質(zhì)管控中的收益。

關(guān)鍵詞：系統(tǒng)芯片；芯片測試；硬件設(shè)計；品質(zhì)改善

Design of an SLT Testing Hardware System for SOC Chips

NIE Zhenkun

（ Rockchip Electronics Co.， Ltd. Fuzhou 350001， Fujian， China ）

Abstract： This article proposes a new hardware testing system for system-level testing of SOC chips. The new system introduces FPGA as an auxiliary testing chip， uses PC as the medium between the chip sorting machine and the testing hardware for testing， and records the test data. After the introduction of the new hardware system， the existing SOC chips are used as samples to demonstrate the benefits of chip quality control from testing coverage， testing time， and defect analysis.

Key Words： "System chip; Chip testing; Hardware design; Quality improvement

0引言

系統(tǒng)級芯片（SOC）也稱為片上系統(tǒng)，即在一顆芯片上，集成了邏輯模塊、存儲模塊、模擬模塊、模數(shù)混合模塊等。SOC芯片測試根據(jù)階段可分為CP（Chip Probing）、ATE （Auto Test Equipment）以及SLT（System Level Test）系統(tǒng)級別測試。CP是晶元階段的芯片探測，主要對整片晶元的工藝，以及一些基本參數(shù)進行測試，測試機臺的功率與測試所用的電壓一般不會太高。而ATE測試主要是針對封裝后芯片的測試，跟CP測試內(nèi)容基本一致，該階段測試可以篩出因封裝造成異常的芯片。SLT系統(tǒng)級別測試，即將芯片通過定制的Socket與測試硬件系統(tǒng)接觸，運行特別的軟件系統(tǒng)，配置好內(nèi)存、外設(shè)并啟動系統(tǒng)進行測試，從而輸出測試結(jié)果[1]。SLT測試屬于測試的最后一個階段，對芯片的品質(zhì)改善有著至關(guān)重要的作用，文中重點對SLT新硬件系統(tǒng)進行介紹。

1 現(xiàn)有SLT測試硬件系統(tǒng)介紹

1.1 現(xiàn)有SLT測試硬件系統(tǒng)的結(jié)構(gòu)

早期的SOC芯片結(jié)構(gòu)比較單一，對硬件測試系統(tǒng)的設(shè)計要求比較簡單，只需另外配套一塊公用的測試主板，作為與芯片分選機臺溝通媒介，傳送測試結(jié)果即可。部分接口的測試，可以通過自采自測的方式進行，一組接口作為主設(shè)備，另外一組作為從設(shè)備，兩組接口互相測試。個別有復(fù)用的接口，可以通過開關(guān)芯片，對信號進行分離測試。

1.2 現(xiàn)有SLT測試硬件系統(tǒng)的弊端

隨著芯片制成的不斷發(fā)展，SOC的集成度越來越高，功能越來越復(fù)雜，現(xiàn)有的SLT測試硬件系統(tǒng)已經(jīng)無法滿足現(xiàn)有SOC芯片的測試需求，主要存在以下四個弊端。

1）功能測試不全

SOC芯片一般存在復(fù)用的IO引腳，在測試復(fù)用功能時需要借助電子開關(guān)將信號分離，連接不同的電路進行測試。隨著半導(dǎo)體的不斷發(fā)展，集成度不斷提高，一個IO口往往不止2個復(fù)用功能，這時需要多級開關(guān)進行切換，才能滿足測試需求。信號經(jīng)過開關(guān)，會造成信號的衰減，多級開關(guān)會使衰減量加大，信號質(zhì)量因此異常。

2）芯片誤篩

隨著SOC芯片的集成度越來越高，內(nèi)部集成的功能越來越多。如果軟件架構(gòu)仍然采用原有的裸系統(tǒng)串行測試，將會大量增加測試時間，從而導(dǎo)致測試成本的大幅提高。故軟件開發(fā)人員逐步拋棄原有軟件架構(gòu)，采用基于產(chǎn)品應(yīng)用的系統(tǒng)進行多個模塊并行測試。由于芯片功能的不斷增加，硬件電路的規(guī)模和復(fù)雜程度也不斷提升。同時，由于機臺限制電路結(jié)構(gòu)，導(dǎo)致多個高速信號并行測試時，會造成各個信號之間的干擾，最終產(chǎn)生數(shù)據(jù)錯誤、造成誤篩。

3）芯片產(chǎn)能受限

為了降低硬件測試板維護的頻率，同時提高板子利用率，硬件設(shè)計人員將整個系統(tǒng)分成主板和子板的模式。主板作為連接機臺和子板通訊的模塊，接收子板的測試結(jié)果并反饋給分選機臺，讓機臺根據(jù)結(jié)果將芯片分類。由于每個項目的SLT都需要該部分電路，故而主板可以通用于不同項目的SLT中。子板作為測試芯片的硬件電路，需要根據(jù)芯片所需的測試功能進行設(shè)計，每種芯片的硬件電路不同但是需預(yù)留與主板的通訊接口。由于測試機臺結(jié)構(gòu)的限制，當(dāng)采取這種SLT硬件結(jié)構(gòu)時，機臺只能采用1X2的測試模式，即同一時間只能測試2顆芯片，增加整個批次的測試時間，浪費產(chǎn)能[2]。

4）測試記錄無法追溯

主板通過TTL電平接口與機臺進行通信，這種接口電路連接簡單，機臺和主板間只依靠幾根信號線傳送簡單的時序進行通信，這種通訊方式無法存儲測試結(jié)果，當(dāng)芯片發(fā)生品質(zhì)異常時無法追溯其測試記錄，也無法定期對測試結(jié)果進行統(tǒng)計分析，大大增加了發(fā)生品質(zhì)事故的概率。

基于上訴硬件系統(tǒng)的弊端，設(shè)計出全新的硬件系統(tǒng)勢在必行。這套硬件電路系統(tǒng)首先應(yīng)滿足芯片復(fù)用功能引腳的測試，加大測試覆蓋率，加強出廠芯片品質(zhì)保證，同時盡可能優(yōu)化測試結(jié)構(gòu)、縮短測試時間。為統(tǒng)計與分析測試相關(guān)信息，并在發(fā)生品質(zhì)異常后便于追溯之前的測試結(jié)果，整個系統(tǒng)應(yīng)增加相對應(yīng)的存儲模塊。

2 "SLT測試硬件系統(tǒng)的具體實現(xiàn)

為了滿足上訴要求，對SLT測試硬件系統(tǒng)進行重新規(guī)劃，設(shè)計一套基于FPGA和PC的全新測試硬件系統(tǒng)，具體框架如圖1所示。

圖1 " SLT測試硬件系統(tǒng)框架圖

整個硬件系統(tǒng)由原來一個主板對應(yīng)一個子板的形式改為一個主板對應(yīng)四個子板的形式，充分利用機臺4site模式，減少硬件成本投入的同時保證單位時間內(nèi)的測試數(shù)量為之前的兩倍。

由于當(dāng)前SOC芯片的規(guī)模大，內(nèi)部集成度高，為了兼顧通用性有著豐富的接口，往往一個IO口有著多重功能復(fù)用。為了測試這些復(fù)用接口，系統(tǒng)引入FPGA作為輔助測試的芯片[3]。FPGA稱為可編程邏輯陣列，擁有靈活性、易用性等優(yōu)點，非常適合用于輔助測試的芯片。FPGA的邏輯門以并行方式工作，運用到測試時可以同時測試多個接口，大大節(jié)省了測試時間，減少測試成本。由于FPGA可以進行重復(fù)編程，若設(shè)計成一個單獨的測試模塊，再通過連接座與子板相連，就可以兼容不同的SOC芯片測試，只需根據(jù)芯片功能重新編寫FPGA程序即可，具體框圖如圖2所示。

圖2 " "SLT板單site結(jié)果框架圖

當(dāng)SLT系統(tǒng)已經(jīng)和Handle組裝完成后，操作人員操作PC上的上位機軟件，PC控制測試主板給各個site發(fā)送開始測試的指令。各個site的SOC運行測試程序，完成各模塊的測試，實時更新測試結(jié)果。SOC通過uart接口與測試主板通信，四個site的測試信息實時傳輸給主板，主板對測試信息進行處理，提取需要存儲的信息和測試結(jié)果，以USB信號的形式傳送給PC。PC收到信號后，由特定的上位機軟件對信息進行編譯，將該批次每顆芯片的測試信息記錄在緩存中，等待這個批次全部測試完成后，PC生成一份完整的測試記錄報表。主板傳輸過來的測試結(jié)果，PC則會第一時間處理成RS232信號傳輸給Handle機臺，用于芯片的分選。

3 新SLT測試硬件系統(tǒng)對芯片品質(zhì)

帶來的收益

3.1 測試覆蓋率

新系統(tǒng)導(dǎo)入之前，由于硬件電路的限制，部分復(fù)用的接口只能測試其中一個功能或者通過模擬開關(guān)去切換復(fù)用信號進行測試。導(dǎo)入新硬件系統(tǒng)后，復(fù)用接口的測試直接通過FPGA內(nèi)部去切換，由FPGA完成信號接收對比后傳送測試結(jié)果給PC統(tǒng)計，避免了由于IO口復(fù)用引起的測試覆蓋率不全，影響芯片品質(zhì)。

新系統(tǒng)導(dǎo)入測試后，評估了內(nèi)部現(xiàn)有的5種SOC芯片的測試覆蓋率。對比后發(fā)現(xiàn)，系統(tǒng)導(dǎo)入后5種芯片的測試覆蓋率顯著提高，芯片品質(zhì)管控得到明顯提升。

表1 " SLT新舊系統(tǒng)覆蓋率對比

3.2 測試時間

由于新硬件系統(tǒng)使用FPGA作為輔助測試的芯片，使原來只能串行測試的系統(tǒng)升級到并行測試，多個互不干擾的信號可以在同一時間完成測試，大大減少了信號的測試時間，給芯片性能測試預(yù)留了更多的測試時間。

針對內(nèi)部現(xiàn)有的5種芯片，對比新舊系統(tǒng)測試時間。結(jié)果證明，采用新系統(tǒng)有助于大量縮短測試時間，對于提升效率具有明顯收益。

圖3 " "新舊SLT系統(tǒng)單顆芯片測試時間對比圖

3.3 不良芯片分析

引入新系統(tǒng)后，量產(chǎn)時PC可以統(tǒng)計并記錄每一顆芯片的測試情況，當(dāng)測試?yán)塾嫷揭欢ǖ臄?shù)量后，可以通過大數(shù)據(jù)對量產(chǎn)的不良品進行分析，進而優(yōu)化測試程序，提高測試可靠性。

當(dāng)有客訴不良品反饋時，可以通過查詢測試信息定位不良品出廠前的測試情況，協(xié)助分析不良品。如果是接口異常，F(xiàn)PGA能夠明確定位到異常的信號引腳并實時調(diào)整測試數(shù)據(jù)，尋找異常規(guī)律，為下一步的FA分析提供數(shù)據(jù)支持。

新的測試系統(tǒng)作為不良品（包括量產(chǎn)和客訴）數(shù)據(jù)收集和分析的工具，有助于加強芯片品質(zhì)管理。

4 結(jié)語

隨著技術(shù)的發(fā)展，半導(dǎo)體晶體管尺寸越來越小，集成度越來越高，芯片功能日益復(fù)雜，進而導(dǎo)致對芯片品質(zhì)要求不斷提高。SLT測試是保證芯片品質(zhì)非常重要的一個環(huán)節(jié)，若測試不充分，必定導(dǎo)致不良品流入到市場，影響最終產(chǎn)品的品質(zhì)，故而SLT硬件新系統(tǒng)的導(dǎo)入對提升產(chǎn)品品質(zhì)有著至關(guān)重要的意義。

參考文獻

[1]陳燕麗. IC測試系統(tǒng)升級的重要性[J] .通訊世界，

2019， 26（9）：2 .

[2]林福珍.芯片的封裝測試技術(shù)與討論[J].通訊世界，

2019，26（9）：45-46.

[3]齊聰博.芯片系統(tǒng)級測試的適配技術(shù)研究與平臺

開發(fā)[D].四川：電子科技大學(xué)，2023.