梁 鈺，謝春杰，朱文超，唐雷雷，盧 平，孫葆根，王 琳，周澤然

(中國(guó)科學(xué)技術(shù)大學(xué) 國(guó)家同步輻射實(shí)驗(yàn)室，安徽 合肥 230022)

束流軌道穩(wěn)定度是同步輻射光源的關(guān)鍵指標(biāo)，它直接影響光源性能以及實(shí)驗(yàn)線站同步光源的質(zhì)量， 束流位置測(cè)量(BPM)處理器根據(jù)BPM的電極感應(yīng)信號(hào)計(jì)算束流實(shí)時(shí)位置，監(jiān)測(cè)束流軌道變化，是軌道穩(wěn)定系統(tǒng)不可或缺的組成部分[1-4]。合肥先進(jìn)光源(HALF)是第4代真空紫外與軟X射線衍射極限儲(chǔ)存環(huán)，由中國(guó)科學(xué)技術(shù)大學(xué)國(guó)家同步輻射實(shí)驗(yàn)室承擔(dān)其設(shè)計(jì)與預(yù)研工作[5]。衍射極限儲(chǔ)存環(huán)亞微米量級(jí)的束流軌道穩(wěn)定度給加速器BPM系統(tǒng)帶來(lái)了新的挑戰(zhàn)。

為滿足合肥先進(jìn)光源BPM系統(tǒng)的穩(wěn)定性要求，本文設(shè)計(jì)并研制具有自主知識(shí)產(chǎn)權(quán)的基于導(dǎo)頻的儲(chǔ)存環(huán)BPM處理器。相比于目前在HLS Ⅱ上應(yīng)用的IT公司的商業(yè)化BPM處理器使用鉸鏈開關(guān)補(bǔ)償通道一致性，自研BPM處理器采用導(dǎo)頻機(jī)制消除通道增益不一致的影響。為提高研發(fā)的自主性和器件采購(gòu)的靈活性，設(shè)計(jì)中采用國(guó)產(chǎn)化芯片。

1 BPM處理器的總體架構(gòu)和硬件設(shè)計(jì)

HALF是周長(zhǎng)為480 m、能量為2.2 GeV的第4代衍射極限儲(chǔ)存環(huán)，具有超低的發(fā)射度和極小的束團(tuán)尺寸，其主要設(shè)計(jì)參數(shù)列于表1。為滿足超低發(fā)射度和超高亮度要求，束流軌道抖動(dòng)不能超過(guò)束流尺寸的10%，即水平方向不超過(guò)500 nm、垂直方向不超過(guò)200 nm，這就需要具有百納米分辨率BPM系統(tǒng)實(shí)時(shí)監(jiān)測(cè)軌道變化。目前HALF尚在預(yù)研階段，為使研制的樣機(jī)能在HLS Ⅱ上進(jìn)行束流實(shí)驗(yàn)驗(yàn)證，BPM處理器的參數(shù)基于HLS Ⅱ的參數(shù)設(shè)計(jì)。根據(jù)軟件無(wú)線電技術(shù)[6]，在此設(shè)計(jì)上稍作修改即可適用于HALF儲(chǔ)存環(huán)。HLS Ⅱ的高頻頻率為204 MHz、回旋頻率為4.533 MHz，通過(guò)電纜輸入BPM處理器的BPM感應(yīng)信號(hào)是重復(fù)頻率為204 MHz的窄脈沖信號(hào)[7]。為減小高頻腔的干擾，設(shè)計(jì)中選擇二次諧波(408 MHz)作為處理信號(hào)。

表1 HALF和HLS Ⅱ儲(chǔ)存環(huán)的主要參數(shù)Table 1 Parameter of storage ring of HALF and HLS Ⅱ

BPM處理器總體設(shè)計(jì)如圖1所示，主要包括導(dǎo)頻模塊、模擬前端模塊、數(shù)字處理模塊和嵌入式工控模塊。導(dǎo)頻模塊置于BPM電極附近，4路BPM電極感應(yīng)信號(hào)首先輸入導(dǎo)頻模塊，分別與導(dǎo)頻信號(hào)組合后經(jīng)過(guò)同軸電纜傳輸?shù)侥M前端模塊。導(dǎo)頻信號(hào)與4路輸入信號(hào)經(jīng)過(guò)相同的電纜和模擬通道，可消除因溫度變化等因素導(dǎo)致的通道增益的不一致，進(jìn)而維持BPM處理器的長(zhǎng)時(shí)間穩(wěn)定性。模擬前端模塊包括4個(gè)相同的信號(hào)調(diào)理通道，完成輸入信號(hào)的幅度調(diào)整與濾波功能，提高BPM處理器的動(dòng)態(tài)范圍。數(shù)字處理模塊集成了ADC、FPGA、DDR3等，ADC完成信號(hào)帶通采樣，F(xiàn)PGA實(shí)現(xiàn)數(shù)字信號(hào)處理算法與數(shù)據(jù)傳輸邏輯，DDR3用于數(shù)據(jù)存儲(chǔ)。嵌入式工控模塊集成了龍芯2K1000、千兆以太網(wǎng)(GbE)、DDR3等，通過(guò)GbE與數(shù)字處理模塊通信，接收束流位置信息，并與加速器控制系統(tǒng)通信，提高系統(tǒng)的可拓展性。

圖1 BPM處理器總體設(shè)計(jì)Fig.1 Overall design of BPM processor

1.1 導(dǎo)頻模塊

導(dǎo)頻模塊在補(bǔ)償通道不一致性、模塊自檢等方面有多種應(yīng)用。參考Elettra的導(dǎo)頻前端[8]，本研究導(dǎo)頻模塊的電路設(shè)計(jì)如圖2所示。為有效補(bǔ)償通道的不一致性，導(dǎo)頻補(bǔ)償信號(hào)由高穩(wěn)低噪恒溫晶振經(jīng)過(guò)鎖相環(huán)產(chǎn)生，幅度可調(diào)，頻率為410.975 MHz，在待測(cè)束流主頻(408 MHz)的TBT數(shù)據(jù)帶寬(4.533 MHz)之外，后續(xù)處理中可被濾除。BPM電極感應(yīng)信號(hào)首先進(jìn)入一中心頻率408 MHz、帶寬10 MHz的LC帶通濾波器。該濾波器具有插入損耗低、遠(yuǎn)端帶外抑制比良好、通帶平坦、溫漂系數(shù)小、承受功率大等優(yōu)點(diǎn)，用于濾除噪聲信號(hào)成分。濾波后的輸入信號(hào)與導(dǎo)頻信號(hào)組合，經(jīng)過(guò)中心頻率為408 MHz的帶通濾波器后，通過(guò)同軸電纜傳輸?shù)竭h(yuǎn)端的模擬前端模塊。

圖2 導(dǎo)頻模塊示意圖Fig.2 Diagram of pilot-tone module

1.2 模擬前端模塊

模擬前端電路設(shè)計(jì)如圖3所示，主要包括4路相同的信號(hào)調(diào)理通道，用來(lái)完成4路電極信號(hào)的幅度調(diào)整和濾波功能。來(lái)自導(dǎo)頻模塊的組合信號(hào)首先進(jìn)入一中心頻率408 MHz、帶寬10 MHz的4階LC帶通濾波器，用于濾除噪聲信號(hào)成分。為提高BPM處理器的動(dòng)態(tài)范圍，每個(gè)信號(hào)調(diào)理通道設(shè)計(jì)了2級(jí)放大電路，即可選放大電路和固定放大電路?？蛇x放大電路部分有2個(gè)可選分支，即放大電路分支和信號(hào)直通分支。放大支路包括1個(gè)增益約32 dB的放大器和1個(gè)低通濾波器，低通濾波器用于濾除由放大器引入的信號(hào)諧波。通過(guò)開關(guān)控制，大輸入信號(hào)通過(guò)直通分支，而小信號(hào)通過(guò)放大分支得到約30 dB的增益。固定放大電路由2級(jí)放大器(每級(jí)增益為22 dB)與2個(gè)RFSA3715數(shù)字步進(jìn)衰減器組成。數(shù)字衰減器調(diào)節(jié)步進(jìn)為0.25 dB，單個(gè)動(dòng)態(tài)可調(diào)范圍為0～31.75 dB，分別用于調(diào)整4通道之間的增益一致性和通道增益倍數(shù)。另外2個(gè)帶通濾波器是聲表濾波器，其中心頻率為408 MHz、帶寬為10 MHz，用于濾除射頻通道的帶外噪聲和非線性失真。模擬前端模塊采用FR-4四層復(fù)合材料制成，每個(gè)通道最大增益約為63 dB、動(dòng)態(tài)可調(diào)范圍為0～63 dB、分辨率為0.25 dB。

1.3 數(shù)字處理模塊

數(shù)字處理模塊主要完成模擬信號(hào)的ADC采樣、數(shù)據(jù)處理和數(shù)據(jù)傳輸。設(shè)計(jì)中的芯片全部選擇國(guó)產(chǎn)芯片，主要芯片(型號(hào))信息如下：FPGA(SMQ7K325T-FFG900)、DDR3(SM41J256M16M)，深圳市國(guó)微電子有限公司；ADC(YA16D125)，蘇州云芯微電子科技有限公司；232收發(fā)器(AST3232AE)、開關(guān)電源(AST4644I、AST51200-DRCR)，深圳市雅創(chuàng)芯瀚電子科技有限公司；時(shí)鐘芯片(GM4526C)，成都振芯科技股份有限公司；千兆以太網(wǎng)芯片(JEM88E1111HV)，中國(guó)電子科技集團(tuán)公司第三十二研究所。

ADC選用蘇州云芯微電子科技有限公司的YA16D125，是雙通道、16位、125MSPS模數(shù)轉(zhuǎn)換器，適合高頻率、高動(dòng)態(tài)范圍的信號(hào)采樣。ADC采樣信號(hào)由FPGA內(nèi)集成的數(shù)字信號(hào)處理算法進(jìn)一步處理獲得數(shù)據(jù)速率分別為4.533 MHz、10 kHz和10 Hz的TBT數(shù)據(jù)、FA數(shù)據(jù)和SA數(shù)據(jù)。FPGA是數(shù)字處理模塊最核心的元件，選用深圳市國(guó)微電子有限公司SMQ7K325T-FFG900，內(nèi)部可編程資源非常豐富，包括840個(gè)DSP、326 080個(gè)邏輯單元、445個(gè)BRAM等，適合BPM處理器的高性能、大數(shù)量邏輯運(yùn)算要求。此外，數(shù)字處理模塊還集成了SM41J256M16M型4Gb DDR3、AST25QU256MX型256Mb SPI Flash等用于數(shù)據(jù)及代碼存儲(chǔ)；集成了SFP光口快速傳輸FA數(shù)據(jù)，可拓展應(yīng)用到快軌道反饋系統(tǒng)；集成的千兆網(wǎng)口支持與嵌入式工控模塊通信，可批量讀取ADC原始數(shù)據(jù)和TBT數(shù)據(jù)用于物理分析，也可實(shí)時(shí)傳輸SA數(shù)據(jù)和控制信號(hào)等。

1.4 嵌入式工控模塊

嵌入式工控模塊通過(guò)千兆以太網(wǎng)(GbE)與數(shù)字處理模塊通信，將得到的束流位置信息發(fā)送到加速器控制系統(tǒng)。其核心元件是基于MIPS架構(gòu)的龍芯2K1000芯片，板載SPI Flash用于存儲(chǔ)代碼，DDR3用于存儲(chǔ)代碼和數(shù)據(jù)，2個(gè)千兆網(wǎng)口分別與數(shù)字處理模塊和加速器控制系統(tǒng)通信。EPICS廣泛應(yīng)用于加速器控制系統(tǒng)，由于原生EPICS僅支持VxWorks、x86、ARM等架構(gòu)，為適應(yīng)MIPS架構(gòu)，修改了EPICS base包的配置文件。并基于EPICS架構(gòu)開發(fā)了IOC程序，與數(shù)字處理模塊進(jìn)行數(shù)據(jù)交互，提高了系統(tǒng)的可拓展性。

圖3 模擬前端模塊示意圖Fig.3 Diagram of analog front-end module

2 數(shù)字信號(hào)處理算法設(shè)計(jì)

位置測(cè)量的數(shù)字信號(hào)處理算法都集成在FPGA上。BPM電極信號(hào)經(jīng)過(guò)模擬前端處理后，得到的是408 MHz輸入信號(hào)與410.975 MHz導(dǎo)頻信號(hào)疊加的4路組合信號(hào)。為獲得束流位置信息，4路組合信號(hào)在數(shù)字模塊的處理流程如圖4所示。輸入信號(hào)經(jīng)過(guò)ADC數(shù)字化后，在FPGA內(nèi)經(jīng)過(guò)數(shù)字下變頻模塊、濾波抽取模塊、CORDIC(坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算)模塊、補(bǔ)償模塊、差比和算法等處理后得到TBT數(shù)據(jù)、FA數(shù)據(jù)和SA數(shù)據(jù)。

1) ADC采樣

輸入到ADC的信號(hào)是經(jīng)過(guò)模擬前端調(diào)理后的射頻帶通信號(hào)，其中心頻率為408 MHz、帶寬為10 MHz，包含410.975 MHz的導(dǎo)頻信號(hào)分量。本文采用帶通采樣處理射頻帶通信號(hào)，考慮到采樣時(shí)鐘需要是回旋頻率的整數(shù)倍，采樣頻率fs設(shè)計(jì)為108.8 MHz。每路采樣后，得到的是27.2 MHz與24.225 MHz組合的數(shù)字中頻信號(hào)，帶通采樣的頻譜折疊示意圖如圖5所示。

圖4 數(shù)字信號(hào)處理流程Fig.4 Diagram of digital signal processing

圖5 帶通采樣的頻譜折疊示意圖Fig.5 Spectrum aliasing diagram of bandpass sampling

2) 數(shù)字下變頻

通過(guò)數(shù)控振蕩器(NCO)產(chǎn)生1對(duì)正交信號(hào)，與中頻信號(hào)混頻，將信號(hào)的中心頻率搬移到基帶，得到2路正交信號(hào)I、Q[9-10]。ADC采樣得到的數(shù)字中頻信號(hào)的頻率分量主要是27.2 MHz和24.225 MHz，因此，本設(shè)計(jì)中需要2個(gè)NCO，分別產(chǎn)生27.2 MHz和24.225 MHz兩對(duì)正交信號(hào)。假設(shè)束流信號(hào)采樣后27.2 MHz中頻信號(hào)為A0cos(ω0t-φ0)，導(dǎo)頻信號(hào)采樣后24.225 MHz中頻信號(hào)為A1cos(ω1t-φ1)，其中A0、A1是信號(hào)幅度，-φ0、-φ1是初始相位，ω0=27.2 MHz、ω1=24.225 MHz，則ADC原始數(shù)據(jù)可表示為A0cos(ω0t-φ0)+A1cos(ω1t-φ1)，與NCO_0產(chǎn)生的兩路正交信號(hào)cos(ω0t)、sin(ω0t)混頻如下：

(A0cos(ω0t-φ0)+A1cos(ω1t-φ1))·

(1)

(A0cos(ω0t-φ0)+A1cos(ω1t-φ1))·

(2)

3) 濾波抽取

為提取數(shù)據(jù)中的有效頻率成分并降低數(shù)據(jù)速率，濾波抽取是BPM處理器數(shù)字信號(hào)處理不可或缺的一部分。由于采樣頻率是108.8 MHz，每個(gè)回旋周期有24點(diǎn)數(shù)據(jù)，為滿足TBT數(shù)據(jù)的數(shù)據(jù)速率要求，數(shù)字下變頻得到的零中頻信號(hào)需要抽取24倍。為避免抽取過(guò)程中信號(hào)高頻成分發(fā)生混疊，在抽取前需要預(yù)濾波[11]。積分梳狀(CIC)濾波器和有限長(zhǎng)單位沖激響應(yīng)(FIR)濾波器是最常用的抽取濾波器[12]。CIC濾波器實(shí)現(xiàn)簡(jiǎn)單，加法器就足夠，適合高速率大規(guī)模抽取場(chǎng)景，常用作第1級(jí)抽取濾波器[13]。因此，第1級(jí)采用CIC濾波器抽取12倍，第2級(jí)選用FIR濾波器抽取2倍。設(shè)計(jì)中CIC抽取濾波器采用3級(jí)Hogenauer結(jié)構(gòu)，如圖6所示。

圖6 3級(jí)Hogenauer CIC抽取濾波器結(jié)構(gòu)示意圖Fig.6 Schematic diagram of three-stage Hogenauer CIC decimation filter

4) CORDIC模塊

濾波抽取模塊不僅降低了零中頻正交信號(hào)的數(shù)據(jù)速率，也濾除了數(shù)字下變頻引入的其他諧波成分，得到的是2對(duì)I、Q正交信號(hào)。依據(jù)CORDIC在圓周坐標(biāo)系的向量模式，這2對(duì)正交信號(hào)可分別計(jì)算輸入信號(hào)和導(dǎo)頻信號(hào)的幅度，至此BPM輸入信號(hào)和導(dǎo)頻信號(hào)又從組合信號(hào)中分離出來(lái)。CORDIC算法通過(guò)基本的加和移位運(yùn)算代替三角函數(shù)、乘法、開方、指數(shù)等復(fù)雜運(yùn)算，降低了硬件實(shí)現(xiàn)難度，適合應(yīng)用于FPGA[14]。CORDIC幅度計(jì)算流程圖示于圖7，由于CORDIC算法適用于-99°～99°之間矢量(I，Q)的幅度計(jì)算[15]，象限調(diào)整模塊將(I，Q)調(diào)整到第一、四象限，然后是7級(jí)CORDIC迭代單元。在FPGA中，7級(jí)CORDIC迭代單元結(jié)合23位小數(shù)位長(zhǎng)，有效提高了幅度計(jì)算精度，同時(shí)采用流水線結(jié)構(gòu)提高了系統(tǒng)速度[16]。

5) 基于導(dǎo)頻補(bǔ)償?shù)牟畋群退惴?/p>

差比和算法常用于束流位置計(jì)算，如式(3)[17-18]所示。

(3)

其中：x、y為位置坐標(biāo)；Kx、Ky為位置系數(shù)；VA、VB、VC、VD為4路BPM電極感應(yīng)信號(hào)的幅度；Xoff、Yoff為位置偏移。設(shè)計(jì)中，引入導(dǎo)頻信號(hào)，并使之與輸入信號(hào)經(jīng)過(guò)同一模擬通道。假設(shè)輸入信號(hào)幅度分別為VA、VB、VC、VD，導(dǎo)頻信號(hào)幅度為VP，4路模擬通道的傳遞函數(shù)分別為H1、H2、H3、H4，模擬通道輸出的信號(hào)幅度分別為VAO、VBO、VCO、VDO，4個(gè)模擬通道輸出的導(dǎo)頻信號(hào)幅度為VAP、VBP、VCP、VDP，則有：

圖7 CORDIC幅度計(jì)算流程圖Fig.7 Flow of CORDIC amplitude calculation

VAO=VAH1，VBO=VBH2，

VCO=VCH3，VDO=VDH4

(4)

(5)

(6)

由式(6)可見，導(dǎo)頻補(bǔ)償后的差比和算法可消除通道增益不一致給位置計(jì)算帶來(lái)的影響。

6) TBT、FA、SA數(shù)據(jù)

基于前文CORDIC模塊得到的射頻信號(hào)幅度和導(dǎo)頻信號(hào)幅度，采用導(dǎo)頻補(bǔ)償后的差比和算法，可計(jì)算TBT數(shù)據(jù)。TBT數(shù)據(jù)的數(shù)據(jù)速率為4.533 MHz，如圖4所示，10 kHz的FA數(shù)據(jù)由TBT數(shù)據(jù)抽取450倍獲得，第1級(jí)選用CIC濾波器抽取90倍，第2級(jí)采用FIR濾波器抽取5倍；10 Hz的SA數(shù)據(jù)由FA數(shù)據(jù)進(jìn)一步抽取1 000倍得到，第1級(jí)選擇CIC濾波器抽取100倍，第2級(jí)采用FIR濾波器抽取10倍。

為測(cè)試導(dǎo)頻的補(bǔ)償功能，設(shè)計(jì)了1個(gè)數(shù)字信號(hào)處理幅度測(cè)試本。其信號(hào)處理流程如圖8所示，對(duì)于其中1個(gè)通道，前期處理與BPM處理器的數(shù)字信號(hào)處理算法相同，有數(shù)字下變頻模塊、濾波抽取模塊、CORDIC模塊。對(duì)CORDIC模塊得到的RF信號(hào)幅度和導(dǎo)頻信號(hào)幅度分別進(jìn)一步抽取450 000倍，得到數(shù)據(jù)速率為10 Hz的信號(hào)幅度，再計(jì)算該通道信號(hào)幅度補(bǔ)償結(jié)果。此測(cè)試本直接以較低的數(shù)據(jù)速率(10 Hz)輸出RF信號(hào)幅度、導(dǎo)頻信號(hào)幅度和幅度補(bǔ)償結(jié)果，方便數(shù)據(jù)存儲(chǔ)以及分析導(dǎo)頻補(bǔ)償信號(hào)對(duì)長(zhǎng)時(shí)間溫漂的抑制效果。

圖8 測(cè)試導(dǎo)頻補(bǔ)償功能的數(shù)字信號(hào)處理示意圖Fig.8 Diagram of digital signal processing for pilot-tone test

3 測(cè)試

BPM處理器測(cè)試包括離線測(cè)試與束流測(cè)試。離線測(cè)試包括模擬前端的性能測(cè)試、導(dǎo)頻功能測(cè)試，以及BPM處理器分辨率測(cè)試，束流測(cè)試完成基于HLS Ⅱ儲(chǔ)存環(huán)的在線束流位置監(jiān)測(cè)。

3.1 離線測(cè)試

1) 模擬前端測(cè)試

圖9為用網(wǎng)絡(luò)分析儀KeysightE5071C測(cè)試的模擬前端通道A的S21參數(shù)，調(diào)節(jié)輸入信號(hào)頻率從378 MHz到438 MHz，輸出信號(hào)幅度歸一化分析后可直觀看到模擬前端電路的中心頻率是408 MHz、帶寬為10 MHz，帶外噪聲抑制好于75 dB。模擬前端的通道間隔離度對(duì)導(dǎo)頻補(bǔ)償機(jī)制很重要，依次給其中1個(gè)通道輸入頻率408 MHz、功率-2 dBm的信號(hào)而其他通道連接50 Ω的匹配電阻，通過(guò)測(cè)量每個(gè)通道的輸出結(jié)果來(lái)計(jì)算通道間隔離度。測(cè)試結(jié)果列于表2，通道間隔離度好于76 dB。

圖9 模擬前端通道A的幅頻響應(yīng)Fig.9 Amplitude-frequency response of channel A in RF front end

2) 導(dǎo)頻功能測(cè)試

在實(shí)驗(yàn)室搭建了離線測(cè)試系統(tǒng)，如圖10所示，以測(cè)試導(dǎo)頻的補(bǔ)償功能和BPM處理器的分辨率。頻率綜合系統(tǒng)提供408 MHz的RF信號(hào)和108.8 MHz的時(shí)鐘信號(hào)，功分器將RF信號(hào)分成4路后作為導(dǎo)頻模塊的輸入信號(hào)。

表2 模擬前端電路通道間隔離度Table 2 Isolation between channels in RF front end

圖10 離線測(cè)試系統(tǒng)Fig.10 Diagram of offline test system

圖11 A通道信號(hào)幅度隨溫度的變化Fig.11 Signal amplitude variation with temperature of channel A

為方便測(cè)試導(dǎo)頻的補(bǔ)償功能，前文設(shè)計(jì)了一個(gè)數(shù)字信號(hào)處理幅度測(cè)試本?；谠摐y(cè)試本，可分別獲得輸入信號(hào)、導(dǎo)頻補(bǔ)償信號(hào)的信號(hào)幅度以及補(bǔ)償后的效果。調(diào)節(jié)實(shí)驗(yàn)室溫度為20～26 ℃，通道A的測(cè)試結(jié)果如圖11所示，輸入信號(hào)幅度變化0.013，導(dǎo)頻信號(hào)幅度變化0.014，補(bǔ)償后幅度變化0.001。導(dǎo)頻信號(hào)可有效補(bǔ)償溫度對(duì)射頻輸入信號(hào)的影響，可抑制92.308%溫度漂移帶來(lái)的影響。調(diào)節(jié)實(shí)驗(yàn)室溫度為20～26 ℃，基于BPM處理器的數(shù)字信號(hào)處理算法，分別獲得帶有導(dǎo)頻補(bǔ)償算法和不帶導(dǎo)頻補(bǔ)償算法的SA數(shù)據(jù)，結(jié)果如圖12所示。帶有導(dǎo)頻補(bǔ)償算法的x、y方向SA數(shù)據(jù)位置分辨率分別為65.268、58.075 nm，不帶導(dǎo)頻補(bǔ)償算法的SA數(shù)據(jù)位置分辨率分別為161.800、170.370 nm，導(dǎo)頻補(bǔ)償機(jī)制抑制了溫漂對(duì)位置計(jì)算的影響，提高了BPM處理器的長(zhǎng)期穩(wěn)定性。

圖12 SA數(shù)據(jù)隨溫度的變化Fig.12 SA data variation with temperature

圖13 TBT、FA和SA數(shù)據(jù)的位置分辨率Fig.13 Position resolutions of TBT data, FA data and SA data

3) 分辨率測(cè)試

測(cè)試系統(tǒng)如圖10所示，調(diào)節(jié)輸入射頻信號(hào)幅度從-55 dBm到5 dBm，分別記錄并分析4.533 MHz TBT數(shù)據(jù)(20 s)、10 kHz FA數(shù)據(jù)(10 min)和10 Hz SA數(shù)據(jù)(8 h)。測(cè)試結(jié)果示于圖13。由圖13可見，BPM處理器位置系數(shù)Kx、Ky取8 mm時(shí)，TBT數(shù)據(jù)分辨率好于400 nm，F(xiàn)A數(shù)據(jù)分辨率好于120 nm，SA數(shù)據(jù)分辨率好于70 nm，滿足設(shè)計(jì)要求。

3.2 束流測(cè)試

為驗(yàn)證BPM處理器在線監(jiān)測(cè)儲(chǔ)存環(huán)束流軌道的功能，基于HLS Ⅱ儲(chǔ)存環(huán)進(jìn)行了束流實(shí)驗(yàn)。 HLS Ⅱ運(yùn)行在top-off模式，流強(qiáng)為400 mA，BPM位置系數(shù)Kx、Ky分別為20.088、16.381 mm[19]。將HLS Ⅱ的備份BPM信號(hào)連接到自研BPM處理器，記錄8 h的SA數(shù)據(jù)，并將測(cè)試結(jié)果與附近IVU:BPM1使用IT公司libera brilliance+BPM處理器的測(cè)量結(jié)果進(jìn)行對(duì)比。兩者的測(cè)量結(jié)果及其分布直方圖如圖14、15所示。可見，自研BPM處理器測(cè)得的束流軌道在x、y方向的抖動(dòng)RMS分別為743.290、418.910 nm；libera brilliance+BPM處理器測(cè)得的束流軌道的抖動(dòng)RMS分別為784.810、660.690 nm。

圖14 開啟慢軌道反饋系統(tǒng)的SA數(shù)據(jù)測(cè)試結(jié)果Fig.14 Test result of SA data with slow orbit feedback system on

機(jī)器研究期間，關(guān)閉HLS Ⅱ儲(chǔ)存環(huán)的慢軌道反饋系統(tǒng)，自研BPM處理器與libera brilliance+BPM處理器測(cè)量結(jié)果如圖16所示。libera brilliance+是IVU:BPM1的測(cè)量結(jié)果，自研BPM處理器是附近備用BPM的測(cè)量結(jié)果，可見兩者束流的變化趨勢(shì)與變化范圍一致，進(jìn)一步驗(yàn)證了自研BPM處理器在真實(shí)束流測(cè)試中可有效監(jiān)測(cè)束流軌道變化。

4 結(jié)論

本文基于HALF的技術(shù)需求，自主設(shè)計(jì)研制了基于國(guó)產(chǎn)化芯片的帶有導(dǎo)頻補(bǔ)償機(jī)制的BPM處理器，并完成了離線測(cè)試與束流測(cè)試。分辨率測(cè)試結(jié)果表明，輸入信號(hào)在-55～5 dBm之間時(shí)，BPM處理器的FA數(shù)據(jù)和SA數(shù)據(jù)的分辨率分別好于120 nm和70 nm，滿足HALF要求；離線測(cè)試結(jié)果表明，導(dǎo)頻信號(hào)可有效補(bǔ)償模擬通道之間的不一致性，提高BPM處理器的長(zhǎng)期穩(wěn)定性；基于HLS Ⅱ的束流實(shí)驗(yàn)結(jié)果，驗(yàn)證了自研BPM處理器滿足儲(chǔ)存環(huán)束流位置監(jiān)測(cè)的日常運(yùn)行需求。自研BPM處理器基于國(guó)產(chǎn)化芯片開發(fā)，其經(jīng)驗(yàn)為未來(lái)更多電子學(xué)系統(tǒng)國(guó)產(chǎn)化提供了思路和技術(shù)積累。此外，導(dǎo)頻模塊需置于BPM附近，因而下一步需繼續(xù)優(yōu)化提高導(dǎo)頻模塊的抗電磁干擾與抗輻射能力。

圖15 開啟慢軌道反饋系統(tǒng)的SA數(shù)據(jù)分布直方圖Fig.15 Distribution histogram of SA data with slow orbit feedback system on

圖16 關(guān)閉慢軌道反饋系統(tǒng)的SA數(shù)據(jù)測(cè)試結(jié)果Fig.16 Test results of SA data with slow orbit feedback system off