張秀均，于 治，宋林峰，季振凱

（無(wú)錫中微億芯有限公司，江蘇無(wú)錫 214072）

1 引言

隨著高速數(shù)據(jù)傳輸技術(shù)的快速發(fā)展，國(guó)際上高速串并收發(fā)器（SerDes）的傳輸速率可達(dá)56 Gbit/s 乃至112 Gbit/s，如何改善高速SerDes 的傳輸性能已成為研究的熱點(diǎn)問(wèn)題［1］。由于測(cè)試條件的限制，目前國(guó)內(nèi)高速SerDes 的傳輸測(cè)試速率大多在10.3125 Gbit/s。為了保證信號(hào)的傳輸質(zhì)量，AC 耦合電容廣泛應(yīng)用于高速SerDes 傳輸［2］，因?yàn)锳C 耦合電容能夠消除收發(fā)模塊間共模電壓的失配，實(shí)現(xiàn)不同電壓邏輯信號(hào)間的互連。耦合電容選取不當(dāng)會(huì)造成碼型抖動(dòng)、信號(hào)傳輸質(zhì)量惡化、誤碼率增加等。因此AC 耦合電容的選取對(duì)高速SerDes 傳輸至關(guān)重要。

相較于國(guó)外V7 系列12.5 Gbit/s 的SerDes 芯片，本研究基于公司研發(fā)的集成16 Gbit/s 高速SerDes 的FPGA 芯片，測(cè)試了不同速率下的SerDes 性能?；诳蓽y(cè)性設(shè)計(jì)（DFT）［3］測(cè)試了不同速率下的眼圖、抖動(dòng)等性能參數(shù)，并通過(guò)理論分析和實(shí)際測(cè)試比較出不同速率下性能最好的AC 耦合電容值。

2 基于DFT 的高速SerDes 調(diào)試方法

2.1 高速SerDes 結(jié)構(gòu)及參數(shù)

高速SerDes 由發(fā)送單元和接收單元組成，發(fā)端和收端的功能彼此相互獨(dú)立且都包含物理媒介適配層（PMA）和物理編碼子層（PCS）［4］，高速SerDes 電路結(jié)構(gòu)如圖1 所示。

圖1 高速SerDes 電路結(jié)構(gòu)

高速SerDes 的功能本質(zhì)上是實(shí)現(xiàn)串并轉(zhuǎn)換，發(fā)送端將并行信號(hào)經(jīng)過(guò)8 B/10 B 編碼轉(zhuǎn)化為串行信號(hào)后經(jīng)過(guò)信道傳輸再解碼為并行信號(hào)處理［5］。為了保證數(shù)據(jù)在高速傳輸過(guò)程中的穩(wěn)定性，發(fā)送端和接收端還包含加重/預(yù)加重、時(shí)鐘驅(qū)動(dòng)、均衡、時(shí)鐘恢復(fù)等模塊，每個(gè)模塊都有自己對(duì)應(yīng)的參數(shù)配置。如何配置各模塊的參數(shù)在高速SerDes 調(diào)試過(guò)程中至關(guān)重要，經(jīng)統(tǒng)計(jì)，SerDes 調(diào)試過(guò)程中需要修改的配置參數(shù)達(dá)上百個(gè)。

2.2 JTAG 邊界掃描原理

聯(lián)合測(cè)試工作組（JTAG）［6］是一種由國(guó)際統(tǒng)一標(biāo)準(zhǔn)認(rèn)證的芯片內(nèi)部DFT 測(cè)試協(xié)議。邊界掃描是JTAG的常見應(yīng)用，通常情況下，高速SerDes 測(cè)試采用JTAG 進(jìn)行配置。通過(guò)控制內(nèi)部狀態(tài)機(jī)的TMS 輸入接口、控制時(shí)鐘的TCK 控制接口、控制傳輸數(shù)據(jù)的TDI輸入接口以及數(shù)據(jù)輸出的TDO 接口下載SerDes 信息。

2.3 DFT 調(diào)試原理

除了JTAG 外，本研究在高速SerDes 調(diào)試過(guò)程中，還利用集成誤碼率測(cè)試儀（IBERT）協(xié)助測(cè)試。IBERT是Xilinx 提供的用于調(diào)試FPGA 芯片內(nèi)高速串行接口比特誤碼率性能的工具，專用調(diào)試軟件Vivado進(jìn)行協(xié)議和時(shí)鐘配置，生成用例后可以查看全部的配置參數(shù)。利用IBERT 進(jìn)行高速SerDes 傳輸時(shí)，生成的二進(jìn)制比特流通過(guò)光模塊（SFP）收發(fā)器通道的發(fā)送（TX）端發(fā)送到FPGA 測(cè)試板的接收（RX）端，經(jīng)過(guò)FPGA 內(nèi)部功能模塊后再由測(cè)試板TX 端返回輸出到SFP RX 端。此外，在數(shù)據(jù)傳輸過(guò)程中還可以動(dòng)態(tài)配置碼型、擺幅、加重、環(huán)回模式等參數(shù)［7］，給硬件調(diào)試帶來(lái)很大的便利。

為了在調(diào)試過(guò)程中動(dòng)態(tài)配置SerDes 參數(shù)，設(shè)計(jì)了16 Gbit/s SerDes 參數(shù)調(diào)試工具對(duì)寄存器進(jìn)行讀寫，調(diào)試軟件界面如圖2 所示。其不僅可以導(dǎo)入配置程序?qū)λ蠸erDes 參數(shù)進(jìn)行全局讀寫，還可以針對(duì)特定通道對(duì)單個(gè)SerDes 參數(shù)進(jìn)行動(dòng)態(tài)讀寫，避免了全局讀寫造成的基礎(chǔ)配置反復(fù)初始化，給調(diào)試帶來(lái)很大便利。

圖2 16 Gbit/s SerDes 參數(shù)調(diào)試軟件界面

3 AC 耦合電容的選取方案

在進(jìn)行高速SerDes 傳輸時(shí)，經(jīng)常要使用AC 耦合電容保證信號(hào)的傳輸質(zhì)量，常見的電容選取值是100nF和10 nF。電容值過(guò)大或過(guò)小都會(huì)增加直流壓降并引起碼型相關(guān)抖動(dòng)，增加誤碼率。

3.1 直流壓降

在高速SerDes 傳輸系統(tǒng)中，AC 耦合電容會(huì)引起阻抗變化，造成碼型相關(guān)抖動(dòng)。發(fā)送的偽隨機(jī)碼（PRBS）出現(xiàn)連續(xù)的0 或1 時(shí)，會(huì)出現(xiàn)直流壓降，并且這個(gè)壓降與時(shí)間常數(shù)RC 有關(guān)。其理論表達(dá)式為：

式中，R、C 分別代表終端電阻與AC 耦合電容，電容值越大，直流壓降越小，VPP代表峰值電壓。由于安裝后的電容并不是理想的電容，除了等效串聯(lián)電感和等效串聯(lián)電阻外還安裝有電感，存在串聯(lián)諧振頻率。電容在串聯(lián)諧振頻率前呈容性，之后呈感性，并且電容取值越大，諧振頻率越小，造成高頻分量衰減增大，誤碼率增加。

3.2 碼型相關(guān)抖動(dòng)

AC 耦合電容引起的碼型相關(guān)抖動(dòng)如圖3 所示。圖3 中，實(shí)線Diff(Pf)的P 端和N 端分別代表不歸零編碼（NRZ）的長(zhǎng)“1”碼型和長(zhǎng)“0”碼型的理想電壓波形。當(dāng)NRZ 翻轉(zhuǎn)時(shí)，由于直流壓降的存在，長(zhǎng)“1”碼型的實(shí)際電壓波形翻轉(zhuǎn)位置低于理想電壓波形，見圖中實(shí)線Diff(Ps)。因此，實(shí)際電壓波形比理想電壓更早達(dá)到共模電壓水平，圖中用Ts和Tf分別代表實(shí)際電壓波形和理想電壓波形到達(dá)共模電壓的時(shí)間，二者的差值即表示為碼型相關(guān)抖動(dòng)（PDJ）［8］，記為PDJ。

圖3 AC 耦合電容引起的碼型相關(guān)抖動(dòng)

為了計(jì)算PDJ，需要測(cè)量信號(hào)電壓值從20%上升到80%所用的時(shí)間，上升時(shí)間或下降時(shí)間定義為數(shù)據(jù)信號(hào)由低電平到高電平或從高電平到低電平轉(zhuǎn)換的時(shí)間的平均值。假定上升沿斜率等于下降沿斜率，由圖3可知，上升沿斜率表示為0.6 VPP/tr，下降沿斜率表示為ΔV/PDJ，因此可以得到：

聯(lián)立式（1）（2）可以得到：

其中，tr≈0.26/BW，信號(hào)帶寬BW可以近似等價(jià)為NRZ速率，終端電阻R 的值為50 Ω，C 為AC 耦合電容值，t表示長(zhǎng)0 或長(zhǎng)1 碼保持的時(shí)間［9］。由式（3）可知，RC 時(shí)間常數(shù)越大，PDJ的值越大。

根據(jù)直流壓降和碼型相關(guān)抖動(dòng)推導(dǎo)AC 耦合電容取值范圍，假定高速SerDes 直流壓降不超過(guò)電壓擺幅的6%，即

式中，t=NUM×Tc，其中Tc表示每比特位的數(shù)據(jù)周期，NUM為最大連續(xù)0 或連續(xù)1 的數(shù)目。對(duì)式（4）進(jìn)行推導(dǎo)即可得到AC 耦合電容值的最小值［10］：

本設(shè)計(jì)中假定NUM=32，根據(jù)式（3）（5）可以得到高速SerDes 典型速率下AC 耦合電容的最小取值及PDJ，當(dāng)速率為16 Gbit/s 時(shí)，AC 耦合電容的理論最小取值為0.32 nF，為實(shí)驗(yàn)部分的耦合電容選取提供了理論依據(jù)。

4 試驗(yàn)驗(yàn)證

為了驗(yàn)證AC 耦合電容對(duì)高速SerDes 傳輸?shù)挠绊?，?duì)本公司研發(fā)的16 Gbit/s 高速SerDes 的FPGA 芯片進(jìn)行測(cè)試。測(cè)試內(nèi)容包括高速SerDes 無(wú)源特性測(cè)試及SerDes 遠(yuǎn)端PMA 測(cè)試，通過(guò)分析接收眼圖的眼高、眼寬及抖動(dòng)來(lái)評(píng)估不同速率下AC 耦合電容的優(yōu)劣。

4.1 高速SerDes 無(wú)源特性測(cè)試

高速SerDes 的無(wú)源特性測(cè)試是將FPGA 測(cè)試板的TX 端傳輸?shù)绞静ㄆ鬟M(jìn)行眼圖分析，通過(guò)IBERT 加載并動(dòng)態(tài)配置SerDes 參數(shù)，碼型選擇PRBS31，環(huán)回模式設(shè)置為近端PMA 模式。分別使用100nF、220nF、470nF的電容作為AC 耦合電容，由于傳輸過(guò)程未注入抖動(dòng)，接收端誤碼率為零，通過(guò)觀測(cè)眼圖的眼高和眼寬來(lái)選取合適的AC 耦合電容。表1 列出了高速SerDes 常見速率下測(cè)得的眼高和眼寬。從表1 可以發(fā)現(xiàn)，在速率小于10.3125 Gbit/s 時(shí)，使用100 nF 的耦合電容有更大的眼高和眼寬；而當(dāng)速率大于10.3125 Gbit/s 時(shí)，使用470 nF 的耦合電容效果更好。根據(jù)第3 節(jié)的推論，選取100 nF 和470 nF 的耦合電容是完全可行的。

表1 高速SerDes 無(wú)源特性測(cè)試結(jié)果

4.2 高速SerDes 遠(yuǎn)端PMA 測(cè)試

高速SerDes 遠(yuǎn)端PMA 測(cè)試通過(guò)Keysight N4903B 誤碼儀和Xilinx ZCU111 開發(fā)板發(fā)送PRBS碼到高速SerDes 驗(yàn)證板的RX 端。PC 端通過(guò)寄存器讀寫軟件對(duì)指令列表中的參數(shù)進(jìn)行配置，SerDes 結(jié)構(gòu)與2.1 節(jié)給出的一致。動(dòng)態(tài)配置的主要參數(shù)包括時(shí)鐘選擇、分頻設(shè)置、環(huán)回模式、TX 擺幅、均衡模式、RX 共模電壓選擇等。使用JTAG 下載器加載配置到FPGA芯片，芯片發(fā)出的數(shù)據(jù)經(jīng)過(guò)驗(yàn)證板的TX 端連接到示波器。

分別使用470 pF、10 nF、100 nF、470 nF 和680 nF的電容作為AC 耦合電容，發(fā)送碼型設(shè)置為PRBS31，誤碼儀注入0.5 UI 的抖動(dòng)產(chǎn)生誤碼，通過(guò)觀測(cè)接收眼圖的眼高和眼寬來(lái)評(píng)估耦合電容對(duì)傳輸?shù)挠绊?，誤碼率通過(guò)TJ 抖動(dòng)呈現(xiàn)，抖動(dòng)越大，誤碼率越高。試驗(yàn)結(jié)果見表2～4。

表2 高速SerDes 接收眼圖眼高

表3 高速SerDes 接收眼圖眼寬

表4 高速SerDes 傳輸TJ 抖動(dòng)

對(duì)比表2 的結(jié)果可以發(fā)現(xiàn)，高速SerDes 遠(yuǎn)端PMA 測(cè)試結(jié)果與無(wú)源特性測(cè)試有相同的特點(diǎn)，都是在速率為10.3125 Gbit/s 以下時(shí)100 nF 的耦合電容有更大的眼高，10.3125 Gbit/s 以上時(shí)470 nF 的耦合電容有更大的眼高。結(jié)合表3 和4 分析發(fā)現(xiàn)，100 nF、470 nF的耦合電容在不同速率下接收眼寬和TJ 抖動(dòng)差別不大，在速率為6.25 Gbit/s 時(shí)100 nF 的耦合電容比起470 nF 的耦合電容眼寬和抖動(dòng)幾乎都有微小的改善，原因是遠(yuǎn)端PMA 測(cè)試時(shí)傳輸鏈路增加帶來(lái)了更多的傳輸損耗且注入了抖動(dòng)，耦合電容的影響被部分削弱，結(jié)果表現(xiàn)為100 nF 和470 nF 的耦合電容在眼寬和抖動(dòng)上有最優(yōu)的參數(shù)。

圖4 12.5 Gbit/s 和8 Gbit/s 耦合電容性能仿真

綜合本文的試驗(yàn)結(jié)果，表明在16 Gbit/s 以下的高速SerDes 傳輸中，使用100 nF 和470 nF 的AC 耦合電容滿足理論分析的耦合電容選取標(biāo)準(zhǔn)，在不注入抖動(dòng)時(shí)PDJ處于可接受范圍，不會(huì)產(chǎn)生誤碼。以10.3125 Gbit/s 為界，100 nF 和470 nF 分別是最佳的選取方案。

以10.3125 Gbit/s 為界，分別對(duì)16 Gbit/s SerDes下經(jīng)典的12.5 Gbit/s 和8 Gbit/s 速率的試驗(yàn)結(jié)果進(jìn)行仿真，生成的仿真圖如圖4 所示。可以直觀地看出，在12.5 Gbit/s 和8 Gbit/s 下，470 nF 和100 nF 的耦合電容均擁有最大的眼高、眼寬和最低的抖動(dòng)，印證了之前的結(jié)論。

5 結(jié)論

本文基于公司自研的16 Gbit/s FPGA 芯片進(jìn)行了研究，測(cè)試了16 Gbit/s 以下典型速率的SerDes 傳輸性能，并且考慮到SerDes 傳輸中AC 耦合電容的影響，通過(guò)理論分析和試驗(yàn)驗(yàn)證發(fā)現(xiàn)，在10.3125 Gbit/s 速率以下100 nF 的耦合電容具有更好的性能，而在10.3125 Gbit/s 速率以上時(shí)，選取470 nF 的耦合電容效果最好。相比于目前國(guó)外Xilinx 公司7 系列12.5 Gbit/s的SerDes 芯片，本文研究的16 Gbit/s FPGA 芯片在速率上有一定提升，且通過(guò)AC 耦合電容的選取保證了SerDes 信號(hào)的傳輸質(zhì)量，為后續(xù)32 Gbit/s FPGA 芯片的SerDes 調(diào)試提供了參考。