董飛翔, 何 晴, 李 莊, 陶小輝, 曹 銳, 桑 磊

(1.合肥工業(yè)大學 電子科學與應用物理學院,安徽 合肥 230601; 2.中國電子科技集團公司 第三十八研究所,安徽 合肥 230088)

0 引 言

隨著衛(wèi)星通信、雷達和微波通信技術(shù)的發(fā)展,無線通信設備工作頻率越來越高,高度集成的收發(fā)設備在移動設備無線通信領(lǐng)域受到廣泛關(guān)注。高度集成相控陣系統(tǒng)用于各種通信、雷達和成像應用[1-2]。為使移動通信設備得到更廣泛的應用,其硬件系統(tǒng)的成本必須大幅降低。生產(chǎn)高度集成的相控陣無需額外的外部元件,如昂貴的毫米波合成器、鎖相環(huán)(phase locked loop,PLL)和開關(guān),從而降低了整個系統(tǒng)的成本[3]。此外,消除外來的包裝工藝和材料將進一步降低收發(fā)系統(tǒng)的成本。在有源相控陣收發(fā)系統(tǒng)中,需要用到高頻的PLL為上行、下行轉(zhuǎn)換器提供本地振蕩信號。

本文采用130 nm SiGe BiCMOS工藝,使用異質(zhì)結(jié)雙極型晶體管(heterojunction bipolar transistor,HBT)[4]和CMOS實現(xiàn)了輸出頻率為20 GHz的PLL電路,可以用作W波段有源相控陣的本地振蕩器。分頻器作為PLL系統(tǒng)中功耗最大的模塊,本文進行了特殊設計,以降低分頻器鏈的功耗,并完成了分頻器鏈的版圖設計。

1 PLL環(huán)路設計

在電荷泵PLL電路[5]中,鑒頻鑒相器(phase frequency detector,PFD)通過對比參考信號和分頻器輸出信號的頻率相位差,使電荷泵(charge pump,CP)上拉或者下拉,經(jīng)過環(huán)路濾波器(loop filter,LF)給壓控振蕩器(voltage controlled oscillator,VCO)提供偏壓,進而產(chǎn)生高頻振蕩信號,該信號再通過分頻器鏈反饋給PFD。當環(huán)路鎖定后,VCO產(chǎn)生穩(wěn)定的高頻振蕩信號。

PLL電路模塊及仿真情況如圖1所示。經(jīng)過仿真實驗,在156.25 MHz的參考信號下,400 ns以后PLL電路達到穩(wěn)定狀態(tài),實現(xiàn)了20 GHz的信號輸出。圖1b所示為PLL雙端輸出結(jié)果的差值,擺幅為500 mV,且頻率穩(wěn)定在20 GHz。

2 分頻器鏈的工作原理

2.1 二分頻器工作原理

本文實現(xiàn)的分頻器鏈基于二分頻器進行設計。二分頻器是通過將邊沿控制D觸發(fā)器的反相輸出接到D端口。在時鐘控制下,實現(xiàn)時鐘1/2頻率的信號輸出[6],即Q*=D=Q′。其中:Q*為Q的次態(tài);Q′為Q的反相。以此實現(xiàn)fout=fclk/2。

2.2 分頻器鏈的實現(xiàn)機理

文中128分頻器鏈路實現(xiàn)架構(gòu)為7個二分頻器的級聯(lián)?；?30 nm BiCMOS工藝,前四級為HBT管的電流型邏輯(current mode logic,CML)實現(xiàn)[6-8],后三級則是以同工藝下的MOSFET的電壓型邏輯(voltage mode logic,VML)實現(xiàn)。由于HBT管和MOSFET的啟動條件不同,本文還設計了電平轉(zhuǎn)換模塊,用于連接前后不同的電路,提高HBT電路與CMOS電路的兼容性[9-10]。

3 二分頻器電路

3.1 CML二分頻器

鑒于HBT優(yōu)異的高頻性能[11],PLL電路采用HBT實現(xiàn)高頻部分二分頻電路?？紤]到芯片常用的電源電壓一般為3.3 、1.8 V,尾電流源結(jié)構(gòu)通過鏡像電流源實現(xiàn)。

文中電路采用3.3 V的電源電壓,通過調(diào)整鏡像電流源的電阻值,使得尾電流源結(jié)構(gòu)的偏置電壓為1.8 V。為方便各級的耦合,在CML二分頻器電路后面加上射極跟隨器結(jié)構(gòu),即采用射極耦合邏輯(emitter coupled logic,ECL),如圖2所示。ECL結(jié)構(gòu)可以提高電路的帶負載能力,并有效提高了電路的工作速度,同時對晶體管還能起到一定的防擊穿作用[12]。第1級二分頻器工作在20 GHz的頻率下,由于器件工作頻率較高,尾電流源提供充足的電流才能保證其工作速度。在4.71 mA的偏置電流下,20 GHz單端擺幅為150 mV的差分時鐘驅(qū)動(F-P和F-N)下,得到的單端輸出擺幅為493 mV。

圖2 ECL二分頻器實現(xiàn)

文中采用的是1×4二分頻器組,為滿足低功耗的要求,可以適當?shù)販p小后三級ECL電路的功耗。在第1級的基礎(chǔ)上,減小后三級ECL電路的尾電流的值來減小其電功率。在保證分頻器功能的前提下,將后三級的尾電流調(diào)整為2.71 mA,并調(diào)整電路中HBT管尺寸以適應尾電流變化。并通過改變ECL電路負載電阻的大小,使得電路有足夠的單端輸出擺幅,此處調(diào)整為341 mV。

仿真結(jié)果顯示,每級輸出信號頻率都是其輸入信號頻率的1/2,且雙端信號具有很好的差分性。第4級單端輸出的擺幅為341 mV(2.11～2.45 V),擺幅足夠。

3.2 VML二分頻器

因為采用差分時鐘結(jié)構(gòu),所以在實現(xiàn)CMOS邏輯門D觸發(fā)器時,采用差分時鐘對。將D觸發(fā)器電路進行簡化,邏輯結(jié)構(gòu)如圖3所示,僅采用反相器和傳輸門實現(xiàn),同時與ECL電路一相同,采用差分時鐘對驅(qū)動,將輸出反相接到輸入端D,即可構(gòu)成二分頻器結(jié)構(gòu)。

圖3 實現(xiàn)的CMOS二分頻器

將3個CMOS分頻器級聯(lián),給第1級分頻器一對差分時鐘驅(qū)動,為保證CMOS管能夠正常通斷,輸入時鐘(IN-P和IN-N)的高低電平要滿足低電平小于CMOS管的閾值電壓,高電平要大于閾值電壓,并且要有一定的裕度。

3.3 電平轉(zhuǎn)換模塊

由HBT管構(gòu)成的ECL分頻器,四級級聯(lián)后的單端輸出擺幅為341 mV(2.11～2.45 V),高低電平均在CMOS的閾值電壓之上,因為用此信號驅(qū)動CMOS分頻器電路,電路將無法正常工作,所以需要一個電平轉(zhuǎn)換模塊[6]將信號的電壓轉(zhuǎn)換到合適的范圍。

電平轉(zhuǎn)換模塊框圖及仿真波形如圖4所示。由如圖4a可知,采用射極跟隨器作為輸入緩沖,提高電路應對輸入信號電平變化的能力。輸入信號進入HBT差分對管后,經(jīng)過3個交叉耦合的鏡像電流源,將信號的擺幅放大。再經(jīng)過反相器得到差分的信號,可用于后面的CMOS分頻器的驅(qū)動信號。由圖4b可知,將 CML分頻器鏈的差分輸出IN-P和IN-N作為電平轉(zhuǎn)換器的輸入,得到擺幅為3.224 V(0.036～3.260 V)的輸出結(jié)果。

圖4 電平轉(zhuǎn)換模塊框圖及仿真波形

4 級聯(lián)電路的仿真結(jié)果

將四級ECL分頻器與三級CMOS分頻器通過電平轉(zhuǎn)換模塊進行級聯(lián),使ECL分頻器的輸出信號能夠正常驅(qū)動CMOS分頻器。

帶電平轉(zhuǎn)換模塊的1×7分頻器鏈如圖5所示,即128分頻。

圖5 帶電平轉(zhuǎn)換模塊的1×7分頻器鏈

版圖設計及仿真波形如圖6所示。由圖6a可知，版圖尺寸為1 146 × 647 μm2。完成電路版圖設計后，提取版圖中的寄生參數(shù)，給施加分頻器鏈如3.1節(jié)同樣的驅(qū)動信號，提取寄生參數(shù)后的仿真結(jié)果。

由圖6b可知，20 GHz的時鐘信號經(jīng)過分頻器鏈之后得到156.25 MHz的輸出結(jié)果，單端輸出擺幅達到2.484 V，具有較強的帶負載能力。寄生參數(shù)提取后仿真結(jié)果實現(xiàn)了預期功能。在第1節(jié)中，將本分頻器鏈在PLL系統(tǒng)中，給PLL提供156.25 MHz的參考時鐘信號，經(jīng)過400 ns后PLL電路達到穩(wěn)定狀態(tài)，實現(xiàn)了20 GHz的信號輸出。

5 對比與結(jié)論

本文指標與文獻[6-7]指標對比結(jié)果見表1所列。

表1 指標對比

本文基于130 nm的SiGe BiCMOS工藝實現(xiàn)了工作頻率為20 GHz的1×7二分頻器鏈。前四級電路在D觸發(fā)器經(jīng)典CML結(jié)構(gòu)基礎(chǔ)上,根據(jù)本設計的需要進行了調(diào)整,使用鏡像電流源和射極跟隨器輸出緩沖。為滿足低功耗的需求,在滿足性能要求的前提下,減小后三級ECL電路的偏置電流。

在更低的頻率下,本文實現(xiàn)了CMOS二分頻器,用于與ECL分頻器級聯(lián)提升分頻比。同時,設計了電平轉(zhuǎn)換模塊,使HBT電路與CMOS電路兼容,實現(xiàn)了1×7二分頻器鏈的級聯(lián),即128分頻。完成了電路的版圖設計,并提取了版圖的寄生參數(shù),仿真結(jié)果實現(xiàn)了預期功能,應用于PLL電路的反饋回路中,使得PLL系統(tǒng)成功地將156.25 MHz的時鐘信號提高到20 GHz。