安景慧，吳晨健

(蘇州大學(xué) 電子信息學(xué)院，江蘇 蘇州 215000)

近年來，物聯(lián)網(wǎng)飛速發(fā)展，其產(chǎn)品已涉足工業(yè)監(jiān)控、智能家居、運(yùn)輸物流、智慧醫(yī)療等多個(gè)領(lǐng)域，實(shí)現(xiàn)了萬物廣泛互聯(lián)、人機(jī)深度交互，改變了人們的生活、工作和娛樂方式。半導(dǎo)體芯片是物聯(lián)網(wǎng)產(chǎn)業(yè)鏈不可或缺的重要部件之一，隨著物聯(lián)網(wǎng)應(yīng)用場(chǎng)景越來越多樣化，芯片的精度和可靠性成為急需解決的問題。

帶隙基準(zhǔn)源是物聯(lián)網(wǎng)系統(tǒng)中模擬芯片和數(shù)?；旌闲酒幕窘M成單元，其主要作用是輸出一個(gè)不受工藝、電源電壓和溫度變化影響的穩(wěn)定電壓。評(píng)判帶隙基準(zhǔn)源性能好壞的指標(biāo)有溫度系數(shù)、電源抑制比、直流功耗、面積等。指數(shù)曲率補(bǔ)償、對(duì)數(shù)曲率補(bǔ)償?shù)雀鞣N曲率補(bǔ)償技術(shù)被用來改善輸出基準(zhǔn)電壓的溫度特性[1-2]，從而降低帶隙基準(zhǔn)源的溫度系數(shù)。但是這些電路通常只能在-40 ℃～125 ℃甚至更窄的溫度范圍內(nèi)工作，無法滿足軍工級(jí)芯片的要求。線性穩(wěn)壓器、套疊電流鏡等電路結(jié)構(gòu)被用來提高帶隙基準(zhǔn)源的電源抑制比[3-5]。亞閾值設(shè)計(jì)、襯底驅(qū)動(dòng)技術(shù)等被用來減小帶隙基準(zhǔn)源的直流功耗[6-8]。然而這些電路在優(yōu)化電源抑制比、減小直流功耗的同時(shí)犧牲了電路的溫度系數(shù)。

針對(duì)工作溫度范圍較大的物聯(lián)網(wǎng)應(yīng)用場(chǎng)景對(duì)芯片溫度適應(yīng)能力及可靠性的要求，筆者設(shè)計(jì)了一種在寬溫度范圍內(nèi)正常工作的低溫度系數(shù)帶隙基準(zhǔn)源電路，同時(shí)兼顧了電源抑制比和功耗等其他性能?；诟倪M(jìn)后的Banba型帶隙基準(zhǔn)源結(jié)構(gòu)，電路利用工作在亞閾值飽和區(qū)晶體管的漏電流特性對(duì)雙極性晶體管的基極發(fā)射極電壓進(jìn)行高階溫度補(bǔ)償，降低電路的溫度系數(shù)。利用分段溫度補(bǔ)償技術(shù)對(duì)較高溫度范圍內(nèi)輸出基準(zhǔn)電壓作進(jìn)一步曲率補(bǔ)償，擴(kuò)展整個(gè)電路的工作溫度范圍。

1 改進(jìn)的Banba型帶隙基準(zhǔn)源電路分析

傳統(tǒng)的Banba型帶隙基準(zhǔn)源利用運(yùn)算放大器的鉗位功能確保兩點(diǎn)的電勢(shì)相等[9]。這要求運(yùn)算放大器具有較高的增益，從而增加電路的功耗和復(fù)雜性，且運(yùn)放的失調(diào)會(huì)影響輸出基準(zhǔn)電壓的精度。因此，筆者提出了無運(yùn)放的Banba型帶隙基準(zhǔn)源電路結(jié)構(gòu)，如圖1所示。

圖1 低溫度系數(shù)帶隙基準(zhǔn)源整體電路圖

晶體管NM9、NM10、PM7～PM10組成套疊威爾遜電流鏡，該結(jié)構(gòu)輸出阻抗大，電流傳輸精度高，其功能是保持A、B兩條支路的電流大小相等以及A、B兩點(diǎn)電壓相等。電阻R2和R3的阻值相同，則流過兩電阻的電流相等，可以表示為

(1)

套疊電流鏡PMOS晶體管寬長(zhǎng)比相等，不考慮溝道長(zhǎng)度調(diào)制效應(yīng)，則三條支路的電流大小相等。若晶體管Q1和Q2的發(fā)射極面積之比為1∶N，則流過電阻R1的電流為

(2)

其中，VT為熱電壓，等于kT/q，k是玻爾茲曼常數(shù)，值約為1.38×10-23J/K；q為電荷量，值約為1.6×10-19C。

電流IC具有負(fù)溫度系數(shù)，電流IP具有正溫度系數(shù)。電流IC和電流IP通過電流鏡鏡像到輸出電路，通過電阻RL轉(zhuǎn)換為輸出基準(zhǔn)電壓Vref，其表達(dá)式為

(3)

通過調(diào)節(jié)R2和R1的比值以及N，可以實(shí)現(xiàn)對(duì)VEB1的一階溫度補(bǔ)償。

2 低溫度系數(shù)帶隙基準(zhǔn)源設(shè)計(jì)

2.1 高階溫度補(bǔ)償電路設(shè)計(jì)

理論上，改進(jìn)的Banba型帶隙基準(zhǔn)源電路可以產(chǎn)生一個(gè)零溫度系數(shù)的輸出電壓。但是，雙極性晶體管的基極-發(fā)射極電壓的溫度特性具有高階非線性，其表達(dá)式為[10]

(4)

其中，Vg0是0 K時(shí)硅的帶隙能量，值約為1.12 eV；T為任意溫度，Tr為某一特定溫度；η和α分別為載流子遷移率和集電極電流的溫度依賴階數(shù)。

式(4)中的第3項(xiàng)表明了VBE的高階非線性。為了簡(jiǎn)化分析，將式(4)以泰勒展開，得到

VBE=VG(Tr)-bT-cT2-… 。

(5)

當(dāng)溫度在150 K(-123 ℃)到400 K(127 ℃)之間時(shí)，VG(Tr)在1.178 85 V到1.205 95 V之間變化，b介于9.025×10-5到2.733×10-4之間，c介于3.05×10-7到0之間。為了降低高階溫度項(xiàng)對(duì)輸出基準(zhǔn)電壓的影響，設(shè)計(jì)了高階溫度補(bǔ)償電路，如圖1所示。

當(dāng)晶體管的柵源電壓小于其閾值電壓但大于其本征電壓時(shí)，半導(dǎo)體表面已經(jīng)反型，所以當(dāng)外加漏源電壓后，MOS管也能導(dǎo)電，只是少子濃度較小，MOS管處于亞閾值區(qū)，對(duì)應(yīng)的電流稱作亞閾值電流(I)，表達(dá)式為

(6)

其中，C0是單位面積氧化物電容，μ是溝道載流子的有效遷移率，W/L是MOS管的寬長(zhǎng)比，m和n是工藝相關(guān)的參數(shù)，VDS是晶體管的柵源電壓。當(dāng)VDS≥4VT時(shí)，式中含VDS的項(xiàng)可以被忽略。

晶體管NM13和NM14工作在亞閾值飽和區(qū)。忽略晶體管體效應(yīng)，根據(jù)式(6)可以得出流過電阻R4的電流為

(7)

其中，參數(shù)n不僅與工藝相關(guān)，也是溫度T的函數(shù)。將n用泰勒級(jí)數(shù)展開，n與溫度T的關(guān)系可以表示為

n(T)=E+FT+GT2，

(8)

其中，E、F都是正的常數(shù)。假設(shè)[(I14/I13)(W/L)13/(W/L)14]=α(α>1)，將式(8)代入式(7)中，得到高階溫度補(bǔ)償電流IH的表達(dá)式為

(9)

從式(9)可以看出，電流IH具有正溫度系數(shù)的高階項(xiàng)，通過電流疊加可以實(shí)現(xiàn)對(duì)電壓VBE的高階溫度補(bǔ)償。

2.2 分段溫度補(bǔ)償電路設(shè)計(jì)

與一階溫度補(bǔ)償相比，經(jīng)過高階溫度補(bǔ)償?shù)膸痘鶞?zhǔn)源輸出電壓曲線通常接近正弦曲線，輸出電壓的溫度特性得到改善。隨著溫度的升高，輸出電壓會(huì)急劇增大；為了擴(kuò)展帶隙基準(zhǔn)源的工作溫度范圍，設(shè)計(jì)了分段溫度補(bǔ)償電路，如圖1所示。

電流IC，PW是由雙極性晶體管Q3產(chǎn)生的CTAT電流，電流IP，PW是通過電流鏡鏡像得到的PTAT電流。若定義電流IP，PW等于電流IC，PW時(shí)的溫度為TPW。當(dāng)溫度低于TPW時(shí)，IP，PW小于IC，PW，節(jié)點(diǎn)Z的電壓降低，導(dǎo)致晶體管NM7工作在線性區(qū)，NMOS電流鏡中沒有電流流過。當(dāng)溫度高于TPW時(shí)，IP，PW大于IC，PW，節(jié)點(diǎn)Z的電壓上升，從而在NMOS電流鏡產(chǎn)生補(bǔ)償電流IPW，其表達(dá)式為

(10)

2.3 整體電路設(shè)計(jì)

筆者提出的低溫度系數(shù)帶隙基準(zhǔn)源由啟動(dòng)和偏置電路、改進(jìn)的Banba型帶隙基準(zhǔn)源核心電路、高階溫度補(bǔ)償電路以及分段溫度補(bǔ)償電路組成，如圖1所示。

最終的輸出參考電壓等于總補(bǔ)償電流ICOM乘以負(fù)載電阻RL?？傃a(bǔ)償電流ICOM是電流IC、電流IP、高階補(bǔ)償電流IH和分段補(bǔ)償電流IPW的線性加權(quán)總和。因此，輸出參考電壓可以表示為

VREF=RL[k1(IC+IP)+k2IH+k3IPW]=RL[k1(IC+IP)+k2IH+k3(IP，PW-IC，PW)]。

(11)

通過改變權(quán)重k1、k2、k3可以使電路在寬溫度范圍內(nèi)實(shí)現(xiàn)低溫度系數(shù)，且電壓值可以通過改變電阻RL進(jìn)行調(diào)節(jié)。

3 芯片測(cè)試結(jié)果與分析

利用Cadence Spectre仿真軟件對(duì)提出的帶隙基準(zhǔn)源電路進(jìn)行了前仿真、版圖設(shè)計(jì)以及后仿真，最終采用TSMC 180 nm CMOS工藝進(jìn)行流片。芯片顯微鏡照片如圖2所示。

圖2中V1～V5為電阻修調(diào)網(wǎng)絡(luò)控制開關(guān)焊盤，VREF、VDD、VSS分別為輸出參考電壓、電源、地焊盤，芯片核心面積為0.025 mm2。將帶隙基準(zhǔn)源裸片用金線鍵合到測(cè)試PCB 板上，封黑膠加以固定，再對(duì)芯片進(jìn)行測(cè)試。芯片測(cè)試環(huán)境如圖3所示。

圖2 帶隙基準(zhǔn)源芯片顯微鏡照片

圖3 芯片測(cè)試環(huán)境

圖4 電阻修調(diào)網(wǎng)絡(luò)

為了減小工藝角變化對(duì)輸出基準(zhǔn)電壓的影響，設(shè)計(jì)了一個(gè)5位電阻修調(diào)網(wǎng)絡(luò)，如圖4所示。通過控制開關(guān)S0～S4的開閉實(shí)現(xiàn)對(duì)電阻R5的修調(diào)，從而使帶隙基準(zhǔn)源在較高溫度范圍內(nèi)仍具有良好的溫度特性。當(dāng)開關(guān)斷開時(shí)，修調(diào)電阻與電路串聯(lián)，分段補(bǔ)償電流IC，PW減小，由于式(11)中的系數(shù)k3小于0，因此輸出基準(zhǔn)電壓減小。相反，當(dāng)開關(guān)閉合時(shí)，修調(diào)電阻與電路斷開，輸出基準(zhǔn)電壓增大。

圖5 修調(diào)前后輸出參考電壓的溫度特性線

圖5展示了一個(gè)樣本芯片修調(diào)前后的溫度特性曲線。在低溫度范圍時(shí)，分段補(bǔ)償電路不工作，修調(diào)前后輸出電壓的溫度曲線接近。在高溫度范圍時(shí)，分段補(bǔ)償電路開始工作，電阻修調(diào)網(wǎng)絡(luò)使輸出電壓的溫度特性曲線得到了明顯改進(jìn)，輸出電壓修調(diào)前后的變化最大為3 mV。

圖6給出了3個(gè)樣品芯片在-40 ℃～160 ℃溫度范圍內(nèi)輸出電壓隨溫度變化的曲線。3個(gè)樣品在 -40 ℃～160 ℃寬溫度范圍內(nèi)的溫度系數(shù)分別為14.5×10-6/℃、7.2×10-6/℃、10.3×10-6/℃，平均溫度系數(shù)為10.6×10-6/℃。從帶隙基準(zhǔn)源的樣品測(cè)試曲線和后仿真曲線的對(duì)比可以看出，筆者提出的高階補(bǔ)償電路和分段補(bǔ)償電路得到了驗(yàn)證。但是芯片實(shí)測(cè)的溫度系數(shù)比后仿真結(jié)果高2.6×10-6/℃，造成這一差異的原因有電流鏡失配、電阻失配和溝道長(zhǎng)度調(diào)制效果等。

圖7給出了帶隙基準(zhǔn)源的電源抑制比測(cè)試曲線。低頻時(shí)電源抑制比為-48.52 dB，隨著頻率增加到 1 MHz 時(shí)，電源抑制比減小至-15 dB。測(cè)試結(jié)果表明，電源電壓的噪聲對(duì)提出的帶隙基準(zhǔn)源具有一定影響。

圖6 帶隙基準(zhǔn)源溫度系數(shù)測(cè)試曲線

圖7 帶隙基準(zhǔn)源電源抑制比測(cè)試曲線

表1總結(jié)了本設(shè)計(jì)與現(xiàn)已發(fā)表文獻(xiàn)的帶隙基準(zhǔn)源的性能對(duì)比。在保證電源抑制比、功耗、芯片面積等性能指標(biāo)的前提下，筆者提出的帶隙基準(zhǔn)源電路的溫度系數(shù)低至7.2×10-6/℃，明顯優(yōu)于其他電路。值得一提的是，筆者所提出的帶隙基準(zhǔn)源具有更寬的工作溫度范圍，其應(yīng)用場(chǎng)景更加廣泛。

表1 本設(shè)計(jì)與參考文獻(xiàn)性能指標(biāo)對(duì)比

4 總 結(jié)

筆者提出了一款高精度的帶隙基準(zhǔn)源，電路利用高階溫度補(bǔ)償技術(shù)和分段溫度補(bǔ)償技術(shù)實(shí)現(xiàn)了低溫度系數(shù)，同時(shí)擴(kuò)展了工作溫度范圍。電路通過CMOS 180 nm工藝進(jìn)行驗(yàn)證。測(cè)試結(jié)果表明，在-40 ℃～ 160 ℃ 寬溫度范圍內(nèi)輸出基準(zhǔn)電壓的溫度系數(shù)最低為7.2×10-6/℃，適用于各種物聯(lián)網(wǎng)領(lǐng)域，包括高溫環(huán)境下的物聯(lián)網(wǎng)應(yīng)用場(chǎng)景。此外，電路采用簡(jiǎn)單的電阻修調(diào)網(wǎng)絡(luò)以減小工藝角變化對(duì)帶隙基準(zhǔn)源性能的影響。在1.8 V電源電壓下，電路總電流為68.38 μA，芯片核心面積為0.025 mm2，低頻時(shí)電源抑制比為-48.52 dB。