李 路，喬 明

（電子科技大學,成都 610054）

1 引言

在高壓柵驅(qū)動集成電路中，通常需要10～25 V的CMOS器件結(jié)構(gòu)[1-5]，電路中高壓器件及高壓隔離島占據(jù)整個芯片面積較少，中等電壓的邏輯控制部分占據(jù)了較大面積。隨著超大規(guī)模集成電路特征尺寸的縮小，將更小的線寬用于高壓電路中成為趨勢，同時給工藝要求帶來更大的挑戰(zhàn)[6]。

本文基于0.35μm BCD工藝，制備了用于高壓柵驅(qū)動集成電路的25 V的CMOS結(jié)構(gòu)，流片結(jié)果顯示NMOS管反向有較大漏電流產(chǎn)生。針對失效結(jié)果進行了仿真分析，找到失效原因，并提出了改進方案，結(jié)合方案中新的工藝改進，最終流片結(jié)果符合電路應(yīng)用要求。

2 NMOS的測試仿真分析

2.1 NMOS測試分析

如圖1為NMOS結(jié)構(gòu)圖，其主要工藝為：（1）P型襯底上注入并高溫推結(jié)形成N型埋層NBL；（2）生長N型外延層N-epi；（3）注入P型材料推結(jié)形成PW；（4）注入N型材料推結(jié)形成N-drift；橫向隔離采用結(jié)隔離技術(shù)。

圖1 NMOS結(jié)構(gòu)圖

圖2 （a）為NMOS反向耐壓測試曲線，流片測試結(jié)果顯示，低壓NMOS管關(guān)態(tài)靜態(tài)電流出現(xiàn)過大的問題，在漏壓為20 V時漏電已達1 nA量級。為了明確找出漏電路徑，對每個端口的電流進行監(jiān)測，如圖2（b）所示。可以看出，當漏極電壓大于10 V時，隨著漏壓增加，漏電流和體區(qū)電流Ibulk也逐漸增加，兩者幾乎相等。此時源級IS和Vb端電流很小，可以忽略。直到漏壓等于36 V左右，器件發(fā)生擊穿，源級電流劇烈增加，和漏極電流幾乎保持相等。結(jié)果可初步判定漏電主要來自bulk端體區(qū)。

圖2 NMOS漏電監(jiān)測曲線圖

2.2 NMOS仿真分析

本文采用Tsuprem4工藝仿真，為了方便監(jiān)測電流，將源電極和體區(qū)電極分開。耐壓仿真方式為Vb=Vg=Vbulk=Vsub=0 V，掃漏極Vd電壓。經(jīng)過仿真發(fā)現(xiàn)，器件表面出現(xiàn)兩個電場尖峰，如圖3所示。A點位于表面x=45.98μm處，B點位于表面x=47.55μm處(為最終擊穿點)。

圖3 NMOS仿真結(jié)構(gòu)

從圖4表面摻雜濃度分布圖可以看出，A點正處于P-well與N-drift的冶金結(jié)處，而B點處于N-drift與N+的交界處。

圖4 NMOS表面摻雜濃度分布

圖5 給出了器件表面電場隨著漏極電壓增加的變化情況。可以看出，兩個尖峰電場值隨著漏壓增加而增加。特別注意尖峰A，在漏壓僅僅5 V時，尖峰電場值就達到了2×105V/cm，在擊穿時最終超過6×105V/cm?？梢越忉尀楸砻?6μm附近，雜質(zhì)濃度變化巨大，且N型摻雜雜質(zhì)濃度過大，臨界擊穿電場會相應(yīng)地增加。另外，在高漏壓時可以看出，B點電場超過A點，最終在此處擊穿。

圖5 同漏極電壓下表面電場分布

圖6 （a）顯示了器件表面碰撞電離產(chǎn)生率IIG隨著漏極電壓增加的變化情況。由于IIG與電場強度相關(guān)，所以其分布與電場分布趨勢一致，隨著漏壓增加IIG增加。A點處的IIG始終大于B點處。圖6（b）顯示了不同漏極電壓下表面空穴電流密度分布?？梢钥闯?，在漂移區(qū)A點附近，空穴電流密度顯著高于其他地方，且隨著漏極電壓的增加而增加?？昭娏髦饕獊碜杂谄茀^(qū)里的碰撞電離產(chǎn)生的電子空穴對。

圖6 同漏極電壓下表面IIG分布與空穴電流密度

為了對空穴電流進行監(jiān)測，進行了矢量仿真。圖7(a)為漏極電壓15 V時的空穴電流矢量圖，可以看出，漂移區(qū)中產(chǎn)生的電子空穴對形成空穴電流，經(jīng)過溝道進入體區(qū)P-well，最終流進體電極，形成體電流。圖7(b)為擊穿時空穴電流矢量圖，其空穴電流路徑與15 V漏極電壓時有明顯不同。擊穿時，空穴電流流向了N-drift下方的P-well區(qū)和P-type區(qū)，然后流向體區(qū)。

3 NMOS的改進方案

綜上分析，并結(jié)合測試結(jié)果，找到了NMOS漏電的原因，是由于P-well/N-drfit結(jié)處電場過大，引起弱的電子空穴碰撞電離，導(dǎo)致漏極靜態(tài)電流和體區(qū)電流增加。針對此原因，改進工藝將降低N-drift的濃度，改進方案將N-drift工藝中第二步注入劑量（8×1012cm-2）降低，見表1。

圖7 空穴電流矢量圖

表1 不同N-drift摻雜劑量結(jié)果

圖8 改進后NMOS反向耐壓測試曲線

如圖8所示，改進后的NMOS漏電問題得到解決，其在漏壓為25 V時的漏電流為1×10-12A，達到設(shè)計要求。

4 結(jié)論

通過仿真測試，分析出了NMOS管漏電的路徑主要來自體區(qū)BULK端的空穴電流，漏電原因認定為體區(qū)內(nèi)局部電場過高導(dǎo)致電離漏電，通過降低N-drift第二次注入的劑量，NMOS管的漏電問題得到改善。測試結(jié)果表明，改進后的NMOS管在Vd=25 V時反向漏電流IDS量級為0.001 nA，滿足應(yīng)用要求。