高 梁，李貞曉，栗保明

(南京理工大學(xué) 瞬態(tài)物理國(guó)家重點(diǎn)實(shí)驗(yàn)室，江蘇 南京 210094)

基于FPGA的高功率脈沖電源控制系統(tǒng)設(shè)計(jì)

高 梁，李貞曉，栗保明

(南京理工大學(xué) 瞬態(tài)物理國(guó)家重點(diǎn)實(shí)驗(yàn)室，江蘇 南京 210094)

針對(duì)高功率脈沖電源對(duì)電熱化學(xué)炮負(fù)載的特殊需求以及現(xiàn)有控制器的不足，設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的Nios II嵌入式控制系統(tǒng)，從而有效調(diào)節(jié)脈沖電源的放電波形。采用自頂向下的模塊化設(shè)計(jì)方法，通過(guò)VHDL語(yǔ)言設(shè)計(jì)了一種高性能控制器的IP核，并進(jìn)行仿真驗(yàn)證。該控制系統(tǒng)能產(chǎn)生多路可調(diào)的脈沖觸發(fā)信號(hào)，能較好地控制執(zhí)行設(shè)備，其時(shí)序差可進(jìn)行納秒級(jí)調(diào)整，同時(shí)系統(tǒng)提升了可裁剪性、抗干擾能力和控制精度。仿真試驗(yàn)結(jié)果表明，系統(tǒng)工作可靠，精度得到提高，能夠較好地滿(mǎn)足系統(tǒng)在強(qiáng)電磁干擾下的運(yùn)行要求。運(yùn)用儀器儀表技術(shù)，簡(jiǎn)化了系統(tǒng)硬件組構(gòu)，保證了系統(tǒng)控制的實(shí)時(shí)性，也為補(bǔ)償脈沖發(fā)電機(jī)的測(cè)控提供了一種新方法。

高功率脈沖電源；電熱化學(xué)炮； FPGA； 嵌入式

脈沖控制器是高功率脈沖電源系統(tǒng)的重要組成部分，其輸出信號(hào)為多路具有時(shí)序差的觸發(fā)信號(hào)，在補(bǔ)償脈沖發(fā)電機(jī)、電磁電熱發(fā)射中具有廣泛應(yīng)用[1-3]。它關(guān)系到系統(tǒng)整體運(yùn)行的可靠性，是影響電熱化學(xué)發(fā)射效率的重要因素之一[4]。傳統(tǒng)工程應(yīng)用主要基于51單片機(jī)、DSP、ARM等器件，再輔以必要的外圍分立元器件構(gòu)成。

國(guó)內(nèi)外在時(shí)序控制方面開(kāi)展了很多研究，如美國(guó)曾在電磁發(fā)射控制系統(tǒng)中運(yùn)用PLC為控制器，其抗干擾能力強(qiáng)，可靠性高，但是所占體積較大，不利于小型化集成。文獻(xiàn)[5]中運(yùn)用現(xiàn)場(chǎng)可編程邏輯器件設(shè)計(jì)了一種控制器，抗干擾能力強(qiáng)，但其時(shí)序是通過(guò)外部撥碼開(kāi)關(guān)來(lái)實(shí)現(xiàn)的，不利于遠(yuǎn)程控制,其使用的CPLD器件不能使用嵌入式系統(tǒng)。文獻(xiàn)[6]運(yùn)用了DSP進(jìn)行控制發(fā)射系統(tǒng)，其優(yōu)點(diǎn)是人機(jī)交互界面良好，但其時(shí)序的生成仍然是對(duì)指令的逐句讀取，并沒(méi)有類(lèi)似CPLD中的硬件電路結(jié)構(gòu)。有學(xué)者使用可編程邏輯器件進(jìn)行高壓觸發(fā)控制[7-12]，但協(xié)處理器仍然使用傳統(tǒng)單片機(jī)等，其存在的不足是系統(tǒng)集成度低、系統(tǒng)的抗干擾性差和控制精度低。

一方面，對(duì)于普通單片機(jī)而言，1 μs的時(shí)鐘周期固然能滿(mǎn)足時(shí)序要求,但由于觸發(fā)過(guò)程中存在很大電磁干擾，往往導(dǎo)致控制系統(tǒng)誤動(dòng)作，極大地影響了安全，因此對(duì)控制系統(tǒng)可靠性、抗干擾能力、穩(wěn)定性提出了很高的要求。

另一方面，隨著電源系統(tǒng)設(shè)計(jì)容量的增加，電源模塊數(shù)也增加很多，在不使用外部譯碼器的條件下，MCU的I/O口將不夠使用，而增加外部器件必然使得抗干擾能力減小。

觸發(fā)信號(hào)的時(shí)序差是由于光纖不等長(zhǎng)、MCU離散性、MCU時(shí)鐘頻率共同導(dǎo)致的，但光纖不等長(zhǎng)所引起的時(shí)序不同步約為幾十納秒，而誤差主要是由MCU器件引起的。當(dāng)用于對(duì)控制精度要求高的場(chǎng)合，如補(bǔ)償脈沖發(fā)電機(jī)的放電試驗(yàn)中，控制精度就顯得尤為重要。

針對(duì)上述問(wèn)題，提出了一種基于FPGA的新型時(shí)序觸發(fā)控制系統(tǒng)，根據(jù)現(xiàn)場(chǎng)可編程門(mén)陣列的特點(diǎn)進(jìn)行功能劃分，并對(duì)設(shè)計(jì)中的一些關(guān)鍵技術(shù)給出具體解決方法。利用FPGA高速并行處理的特性，通過(guò)硬件描述語(yǔ)言(VHDL)設(shè)計(jì)[13]通用時(shí)序脈沖控制器的IP核(Intellectual Property Core)，實(shí)現(xiàn)對(duì)多路脈沖信號(hào)的高精度控制，同時(shí)再利用Nios II嵌入式軟核處理器的多任務(wù)處理實(shí)現(xiàn)對(duì)時(shí)序數(shù)據(jù)、溫度和端電壓等的計(jì)算及顯示，功能上融合了DSP和CPLD各自的優(yōu)點(diǎn)。最后給出控制系統(tǒng)的性能測(cè)試結(jié)果，試驗(yàn)表明FPGA的實(shí)現(xiàn)方法可以使系統(tǒng)運(yùn)行可視化、結(jié)構(gòu)一體化。

1 系統(tǒng)總體設(shè)計(jì)與工作原理

1.1 系統(tǒng)設(shè)計(jì)思路和結(jié)構(gòu)

基于FPGA的控制板主要由信號(hào)捕獲單元、光電轉(zhuǎn)換單元、數(shù)據(jù)處理單元3部分組成。其系統(tǒng)框架如圖1所示。

控制器(FPGA)采用Altera公司的EP2C35芯片，以64 M的SDRAM作為擴(kuò)展。需要完成以下主要基本功能：

1) 溫度監(jiān)測(cè)。DS18B20傳感器用于檢測(cè)模塊(電容、放電電感或晶閘管等)溫度是否超過(guò)閾值。

2) 時(shí)序脈沖信號(hào)產(chǎn)生。

3) 與上位機(jī)進(jìn)行通信。點(diǎn)火信號(hào)的接收以及模塊運(yùn)行狀況的上傳。

4) 監(jiān)測(cè)電壓。電源模塊的電壓通過(guò)調(diào)理后發(fā)送給FPGA進(jìn)行檢測(cè)。

為實(shí)現(xiàn)系統(tǒng)10 ns的時(shí)序控制精度，利用FPGA在時(shí)序和邏輯上的特點(diǎn)，設(shè)計(jì)脈沖控制器的IP核。性能超過(guò)200 DMIPS的Nios II軟核處理器嵌入于FPGA內(nèi)[14]，替代傳統(tǒng)外圍擴(kuò)展的協(xié)處理器，其最大優(yōu)勢(shì)和特點(diǎn)是模塊化的硬件結(jié)構(gòu)，以及由此帶來(lái)的靈活性和可裁減性。通過(guò)參數(shù)化的Avalon總線(xiàn)，可以將硬件系統(tǒng)(包括處理器、存儲(chǔ)器、外設(shè)接口和用戶(hù)邏輯電路)與常規(guī)軟件集成在單一可編程器件中。

1.2 外部擴(kuò)展電路結(jié)構(gòu)

控制板的輸入輸出端均采用高速光耦進(jìn)行隔離，串口通過(guò)光纖與上位機(jī)通信，接收外部發(fā)送的點(diǎn)火信號(hào)，同時(shí)還將模塊運(yùn)行狀況實(shí)時(shí)傳送回控制室的上位機(jī)。外部溫度傳感器用于檢測(cè)模塊是否過(guò)溫，電容端的電壓經(jīng)調(diào)理后實(shí)時(shí)反饋給Nios II處理器。

脈沖控制器的作用是產(chǎn)生觸發(fā)晶閘管的控制信號(hào)，使電容所儲(chǔ)能量及時(shí)輸送到負(fù)載上。觸發(fā)時(shí)刻的不同，將導(dǎo)致放電波形的不同，若對(duì)于時(shí)序觸發(fā)，控制精度尤為重要。觸發(fā)單元主要由初級(jí)觸發(fā)形成電路、信號(hào)放大電路兩部分組成，其工作框圖如圖2所示。

通過(guò)VHDL設(shè)計(jì)脈沖控制器，較傳統(tǒng)控制器件有更高的輸出精度，延遲響應(yīng)極小。Nios II從遠(yuǎn)程計(jì)算機(jī)獲得數(shù)據(jù)，經(jīng)解調(diào)后獲得最原始的延遲數(shù)據(jù)并輸出給脈沖控制器，最后按給定時(shí)序輸出給各晶閘管觸發(fā)電路。

2 FPGA功能設(shè)計(jì)

2.1 計(jì)時(shí)器模塊設(shè)計(jì)

在FPGA中設(shè)計(jì)1個(gè)32位計(jì)數(shù)器，外部時(shí)鐘采用50 MHz晶振，計(jì)數(shù)器則利用PLL(Phase Locked Loop)倍頻出所需要的時(shí)鐘頻率。Nios II處理器將所接收的各脈沖電源模塊間的延遲信號(hào)轉(zhuǎn)換成二進(jìn)制代碼輸出給脈沖控制器。通過(guò)對(duì)PLL輸出信號(hào)上升沿的計(jì)數(shù)，來(lái)控制各電源模塊的放電時(shí)序。

2.2 消抖模塊設(shè)計(jì)

由于時(shí)序的精確控制對(duì)毫秒級(jí)脈沖放電至關(guān)重要，因此不僅要消除控制器在電路結(jié)構(gòu)上的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，更要解決電路上的誤觸發(fā)問(wèn)題。點(diǎn)火按鈕觸發(fā)時(shí)電源模塊開(kāi)始向負(fù)載放電，因此必須考慮誤觸發(fā)的現(xiàn)象，當(dāng)按鈕動(dòng)作時(shí)會(huì)產(chǎn)生如圖3所示的抖動(dòng)信號(hào)。

這可能會(huì)導(dǎo)致脈沖信號(hào)控制器的使能端口En多次變化。每當(dāng)該控制信號(hào)變化一次時(shí)，系統(tǒng)觸發(fā)一次。仿真測(cè)試采用2 s等間隔觸發(fā)各路模塊，圖4是時(shí)序仿真效果圖。

仿真時(shí)模擬1次抖動(dòng)，從圖4中可看出當(dāng)按鍵抖動(dòng)時(shí)，前次觸發(fā)立刻終止，并且進(jìn)行第2次觸發(fā)，故設(shè)計(jì)按鍵消抖是十分必要的?？苟秳?dòng)在硬件上的措施主要有兩點(diǎn)：

1) 對(duì)前端按鍵輸入端設(shè)計(jì)RS鎖存器。

2) 對(duì)按鍵信號(hào)進(jìn)行延時(shí)輸入。當(dāng)計(jì)數(shù)值未達(dá)到閾值時(shí)，輸出始終為0。

RS鎖存器能使En信號(hào)在切換時(shí)能夠可靠保證輸出狀態(tài)，圖5是消抖電路處理后的信號(hào)仿真示意圖，通過(guò)兩種硬件消抖方式結(jié)合，確保不會(huì)誤觸發(fā)。

2.3 SOPC軟件系統(tǒng)設(shè)計(jì)

系統(tǒng)軟件基于Nios II IDE為平臺(tái)所開(kāi)發(fā)，利用其所提供的硬件抽象層(HAL)的函數(shù)支持，以C語(yǔ)言編寫(xiě)而成。系統(tǒng)上電初始化后進(jìn)入等待狀態(tài)，接收用戶(hù)數(shù)據(jù)輸入。Nios II將數(shù)據(jù)解碼轉(zhuǎn)換后輸入給脈沖控制器。觸發(fā)信號(hào)的時(shí)序控制部分由脈沖控制器單獨(dú)完成，檢測(cè)到點(diǎn)火信號(hào)后，Nios II將點(diǎn)火信號(hào)轉(zhuǎn)送給脈沖控制器，從而完成發(fā)射操作。期間若發(fā)生晶閘管升溫過(guò)高等現(xiàn)象，Nios II會(huì)向上位機(jī)發(fā)送警告。整個(gè)系統(tǒng)主要功能模塊包括：

1) Nios II軟核。Nios II處理器是Altera公司的第2代用戶(hù)可配置的通用32位RISC軟核微處理器，它是基于通用FPGA架構(gòu)的軟CPU內(nèi)核，有完整的32位指令集、數(shù)據(jù)總線(xiàn)和地址空間，具有超過(guò)200 DMIPS的性能。同時(shí)該處理器內(nèi)核具有3種類(lèi)型來(lái)滿(mǎn)足不同設(shè)計(jì)要求，快速型Nios II內(nèi)核具有最高的性能，本控制系統(tǒng)是基于該類(lèi)型而設(shè)計(jì)的。

2) Avalon總線(xiàn)接口。Avalon總線(xiàn)是一種開(kāi)放標(biāo)準(zhǔn)，每個(gè)時(shí)鐘周期可進(jìn)行一次傳輸，各控制器以及Nios II處理器均通過(guò)Avalon總線(xiàn)進(jìn)行寄存器讀寫(xiě)操作。

3) CAN控制器。該控制器用于FPGA與電容模塊的終端觸發(fā)設(shè)備間的通信，支持CAN 2.0B協(xié)議。

4) 串口控制器。UART核是SOPC的集成模塊，它提供一個(gè)到內(nèi)部寄存器文件的Avalon從接口。串口通過(guò)光纖與上位機(jī)通信，接收外部發(fā)送的點(diǎn)火信號(hào)，同時(shí)還將電源模塊運(yùn)行狀況實(shí)時(shí)傳送回控制室上位機(jī)。

5) 脈沖控制器。由上節(jié)所設(shè)計(jì)的多路脈沖控制器用于產(chǎn)生控制各路觸發(fā)設(shè)備的使能信號(hào)，它是獨(dú)立的硬件電路，其時(shí)基信號(hào)由片內(nèi)PLL提供。時(shí)序間隔由Nios II提供，其優(yōu)點(diǎn)是通用性強(qiáng)，可應(yīng)用于多種高速發(fā)射的控制當(dāng)中。

6) 存儲(chǔ)控制器。SDRAM用于軟件運(yùn)行和數(shù)據(jù)的緩存，而EPCS系列存儲(chǔ)器用于存儲(chǔ)FPGA配置信息和整體軟件代碼。這兩種控制器都包含在SOPC中，很容易集成到控制系統(tǒng)中。

7) 要構(gòu)成完整的Nios II系統(tǒng)，還需要用到定時(shí)器IP核、JTAG UART IP核、PLL模塊和GPIO IP核。

3 系統(tǒng)可靠性設(shè)計(jì)

由于電源模塊工作條件惡劣，加之內(nèi)外部電磁環(huán)境錯(cuò)綜復(fù)雜，因此為了保證其可靠運(yùn)行，必須考慮電磁兼容和抗干擾設(shè)計(jì)?？垢蓴_在硬件上的措施主要有兩點(diǎn)：

1) 電磁屏蔽外部干擾以阻斷其影響自身系統(tǒng)。

2) 降低控制系統(tǒng)自身的電磁敏感性。

3.1 控制板抗干擾設(shè)計(jì)

PCB的電磁兼容設(shè)計(jì)重點(diǎn)是接口處理、接地處理和時(shí)鐘處理。接地設(shè)計(jì)的原則是盡量讓每根信號(hào)線(xiàn)都有最小的回流路徑。時(shí)鐘信號(hào)的處理原則是遠(yuǎn)離干擾源，時(shí)鐘線(xiàn)盡可能短，與其他線(xiàn)間距至少滿(mǎn)足3W原則(即兩根走線(xiàn)的間距必須大于單一走線(xiàn)寬度的2倍)。在電源端口采用鐵氧體磁珠、共模電感等有效濾波器件來(lái)抑制干擾[14]。

3.2 網(wǎng)絡(luò)端口間抗干擾設(shè)計(jì)

控制箱體的接縫、開(kāi)口等都是電磁波的泄漏途徑，穿過(guò)機(jī)箱的電纜也是造成箱體屏蔽效能下降的原因，解決方法是在縫隙處使用電磁密封襯墊，同時(shí)對(duì)于箱體的通信線(xiàn)路全部使用光電隔離，阻斷干擾信號(hào)串?dāng)_[15]。

4 調(diào)試與驗(yàn)證

用示波器對(duì)單個(gè)輸出端口進(jìn)行觸發(fā)掃描，采用5 MHz外部時(shí)鐘。在此條件下各端口導(dǎo)通時(shí)間應(yīng)為60 μs(300個(gè)時(shí)鐘周期)，示波器測(cè)試獲得的數(shù)據(jù)如圖6所示，其高電平持續(xù)時(shí)間約為60 μs，滿(mǎn)足試驗(yàn)需要。

通過(guò)示波器檢測(cè)，每個(gè)端口輸出信號(hào)間隔也符合設(shè)計(jì)要求。電壓幅值均為3.3 V。

觸發(fā)信號(hào)與光纖隔離后的驅(qū)動(dòng)信號(hào)相比，兩路信號(hào)的脈寬不同步時(shí)間在2 ns左右，這是由于器件性能的離散性造成的。

為了測(cè)試控制系統(tǒng)對(duì)多路信號(hào)的驅(qū)動(dòng)性能，采用1.4 mF脈沖電容器、80 μH調(diào)波電感器、大功率電力晶閘管等搭建5路試驗(yàn)平臺(tái)進(jìn)行試驗(yàn)驗(yàn)證，電容初始電壓UC=10.0 kV，測(cè)試采用等時(shí)序間隔進(jìn)行觸發(fā)驅(qū)動(dòng)，時(shí)序間隔有5、50、500 μs等典型值?？刂葡到y(tǒng)的板載外部時(shí)鐘為50 MHz，PLL倍頻一路100 MHz時(shí)鐘給脈沖控制器，此時(shí)FPGA中的時(shí)序控制器最高控制精度為10 ns，晶閘管門(mén)極觸發(fā)信號(hào)由控制系統(tǒng)發(fā)出并經(jīng)過(guò)調(diào)理。500 μs時(shí)觸發(fā)信號(hào)的波形如圖7所示，對(duì)應(yīng)的5路電源模塊放電電流時(shí)序波形如圖8所示，試驗(yàn)結(jié)果和預(yù)設(shè)值吻合較好。

5 結(jié)論

充分利用FPGA的特點(diǎn)，對(duì)時(shí)間控制精度要求較高的部分設(shè)計(jì)成硬件電路，又利用Nios II軟核處理器強(qiáng)大的數(shù)據(jù)處理能力、實(shí)時(shí)控制能力和系統(tǒng)的可裁剪性，實(shí)現(xiàn)通信、數(shù)顯和電路保護(hù)等。軟硬件結(jié)合的方式使得控制系統(tǒng)更精簡(jiǎn)、可靠。所開(kāi)發(fā)的控制器IP核通過(guò)充分的軟硬件仿真與試驗(yàn)測(cè)試，可以移植到不同工藝的FPGA平臺(tái)中。同時(shí)對(duì)控制箱體和控制板采用多重電磁屏蔽措施，以增強(qiáng)系統(tǒng)整體抗干擾性能。由于FPGA的可擴(kuò)展性強(qiáng)，該控制系統(tǒng)也可應(yīng)用于線(xiàn)圈炮和脈沖發(fā)電機(jī)的觸發(fā)和控制中。

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ControlSystemDesignBasedonFPGAinHighPulsedPowerSupply

GAO Liang，LI Zhenxiao，LI Baoming

(National Key Laboratory of Transient Physics,Nanjing University of Science and Technology,Nanjing 210094, Jiangsu，China)

In order to meet special requirements of the high pulsed power supply for the ETC load and to make up the shortages of the existing controllers，F(xiàn)PGA was used to design a kind of Nios II embedded control system so as to effectively regulate the current waveform of the pulse power. A type of IP core of high performance controller described by means of VHDL language was presented, and it was accomplished with the help of the top-down modularized method，as well as the simulation and the verification of the IP core were carried out. This control system can generate multichannel and variable signals to trigger the next executive circuit，the signal can be adjusted at nanosecond. This system can also improve the quality and scalability，anti-interference ability and control precision. Simulation results showed that the system can greatly improve the accuracy，meet the requirements under the condition of strong electromagnetic interference. This system can simplify the hardware structure by use of instrument technology，and guarantee the real time capability of the control system， it can also provide a new kind of method for the measurement and control of compensated pulsing alternator.

high pulsed power supply；electro-thermal chemical gun; FPGA；embedded

2014-04-11；

2014-05-12

國(guó)家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)(2013AA8091002A)

高 梁(1986-)，男，博士研究生，主要從事補(bǔ)償脈沖發(fā)電機(jī)技術(shù)研究。E-mail：quantumlab@163.com

TP271+

A

1673-6524(2014)04-0025-06