于亞萍 陳雪強(qiáng) 劉源 衛(wèi)勇

摘要：根據(jù)ＦＩＲ濾波器的特性和分布式（ＤＡ）算法的特點(diǎn)，基于ＦＰＧＡ實(shí)現(xiàn)ＦＩＲ濾波器的原理和方法，在拆分查找表的基礎(chǔ)上，利用串并結(jié)合DA算法對數(shù)字濾波器的設(shè)計(jì)進(jìn)行優(yōu)化，設(shè)計(jì)更高階次的濾波器并節(jié)省所占用的硬件資源。采用串并結(jié)合ＤＡ算法設(shè)計(jì)了１６階ＦＩＲ低通濾波器，在Ｑｕａｒｔｕｓ ＩＩ ７．０下進(jìn)行仿真，結(jié)果驗(yàn)證了該方法濾波效果好，能夠有效地減少ＦＰＧＡ硬件資源的使用，提高ＦＩＲ的運(yùn)算速度。

關(guān)鍵詞：ＦＩＲ濾波器；查找表；ＦＰＧＡ；分布式（DA）算法

中圖分類號：ＴＮ７１３文獻(xiàn)標(biāo)識碼：Ａ文章編號：0439－８114（２０12）14－3092-04

Design of FPGA-Based Serial-Parallel FIR Filter

ＹＵ Ｙａ－ｐｉｎｇ１，ＣＨＥＮ Ｘｕｅ－ｑｉａｎｇ２，ＬＩＵ Ｙｕａｎ１，ＷＥＩ Ｙｏｎｇ１

（１．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｍｅｃｈａｎｉｃ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｔｉａｎｊｉｎ Ａｇｒｉｃｕｌｔｕｒａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｔｉａｎｊｉｎ ３００３８４， Ｃｈｉｎａ；

２． Ｊｉｎｍａ Ｃｏｋｉｎｇ Ｌｉｍｉｔｅｄ Ｃｏｍｐａｎｙ， Ｊｉｙｕａｎ Ｃｉｔｙ ｏｆ Ｈｅｎａｎ Ｐｒｏｖｉｎｃｅ， Ｊｉｙｕａｎ ４５４６５０， Ｈｅｎａｎ，Ｃｈｉｎａ）

Ａｂｓｔｒａｃｔ： Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＦＩＲ ｆｉｌｔｅｒ ａｎｄ ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ （ＤＡ）， ｔｈｅ ｔｈｅｏｒｙ ａｎｄ ｍｅｔｈｏｄ ｏｆ ＦＩＲ Ｆｉｌｔｅｒ ｗａｓ ｒｅａｌｉｚｅｄ ｕｓｉｎｇ ＤＡ ｂａｓｅｄ ｏｎ ＦＰＧＡ． Ｏｎ ｔｈｅ ｂａｓｉｓ ｏｆ ｔａｂｌｅ ｐａｒｔｉｔｉｏｎｉｎｇ， ｔｈｅ ｄｅｓｉｇｎａｔｉｏｎ ｏｆ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｏｐｔｉｍｉｚｅｄ ｂｙ ｓｅｒｉａｌ－ｐａｒａｌｌｅｌ ａｒｉｔｈｍｅｔｉｃ ａｉｍｉｎｇ ａｔ ｆｉｌｔｅｒｓ ｗｉｔｈ ｈｉｇｈｅｒ ｏｒｄｅｒ ｗｈｉｌｅ ｓａｖｉｎｇ ｔｈｅ ｈａｒｄｗａｒｅ ｉｔ ｗｏｕｌｄ ｕｓｅ． １６－ｏｒｄｅｒ ＦＩＲ ｆｉｌｔｅｒｓ ｗａｓ ｄｅｓｉｇｎｅｄ ｂｙ ｓｅｒｉａｌ ａｎｄ ｐａｒａｌｌｅｌ ＤＡ ａｎｄ ｓｉｍｕｌａｔｅｄ ｉｎ Ｑｕａｒｔｕｓ Ⅱ ７．０． Ｒｅｓｕｌｔｓ ｓｈｏｗｅｄ ｔｈａｔ ｔｈｅ ＦＩＲ ｆｉｌｔｅｒｓ ｗｅｒｅ ｗｉｔｈ ｓｍａｌｌ ｒｅｓｏｕｒｃｅ ｕｓａｇｅ ａｎｄ ｈｉｇｈ ｓｐｅｅｄ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｒａｄｉｔｉｏｎａｌ ｍｅｔｈｏｄｓ．

Ｋｅｙ ｗｏｒｄｓ： ＦＩＲ ｆｉｌｔｅｒ； ｌｏｏｋ－ｕｐ ｔａｂｌｅ； ＦＰＧＡ； ｄｉｓｔｒｉｂｕｔｅｄ ａｌｇｏｒｉｔｈｍ

數(shù)字濾波器是數(shù)字信號處理的重要手段，分為有限脈沖響應(yīng)數(shù)字（Ｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＦＩＲ）濾波器和無限脈沖響應(yīng)數(shù)字（Ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｉｖｅ ｒｅｓｐｏｎｓｅ，ＩＩＲ）濾波器兩種。其中ＦＩＲ濾波器在數(shù)字信號處理的過程中有很好的線性相位和穩(wěn)定性，被廣泛應(yīng)用于工業(yè)、農(nóng)業(yè)和醫(yī)學(xué)領(lǐng)域中［１］。

目前ＦＩＲ濾波器的硬件實(shí)現(xiàn)有以下4種方式：①使用單片通用數(shù)字濾波器集成電路，這種電路使用起來比較簡單，由于字長和階數(shù)的規(guī)格較少，不易滿足實(shí)際需要。②使用ＤＳＰ芯片［２］，ＤＳＰ芯片是依靠軟、硬件結(jié)合來實(shí)現(xiàn)ＦＩＲ濾波器，速度受到限制。③使用可編程邏輯器件ＦＰＧＡ／ＣＰＬＤ［３］，用ＦＰＧＡ來實(shí)現(xiàn)數(shù)字信號處理可以很好地解決并行和順序性的矛盾，而且易于測試與硬件升級［４］。

在ＦＰＧＡ中，進(jìn)行傳統(tǒng)乘法運(yùn)算占用了大量的硬件資源，分布式（DA）算法巧妙地利用ＲＯＭ查找表將固定系數(shù)的乘累加運(yùn)算轉(zhuǎn)換成查找表操作［５，６］，避免了乘法運(yùn)算。查找表后數(shù)據(jù)執(zhí)行的都是簡單的加法運(yùn)算，可以較大程度地提高運(yùn)算速度［７］。

該研究在拆分查找表的基礎(chǔ)上，采用串并結(jié)合的ＤＡ算法進(jìn)行ＦＩＲ濾波器的設(shè)計(jì)，能很好地實(shí)現(xiàn)實(shí)時(shí)處理，有效減少硬件的使用，提高濾波器的運(yùn)算速度。

１DA算法

DA算法是一項(xiàng)重要的ＦＰＧＡ技術(shù)，它與傳統(tǒng)算法實(shí)現(xiàn)乘加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同［８，９］。

對于一個(gè)無符號系統(tǒng)，ＤＡ算法為：

式中，ｘ［ｎ］是變量，表示如下：

對于有符號系統(tǒng)，ＤＡ算法為：

DA算法對數(shù)據(jù)相同位分別加權(quán)求和，要實(shí)現(xiàn)有符號ＤＡ系統(tǒng)，利用一個(gè)ＬＵＴ實(shí)現(xiàn)映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］），采用帶有加／減控制的累加器，對前（Ｂ－１）位進(jìn)行移位累加，對第Ｂ位進(jìn)行減法運(yùn)算。

１．１串行ＤＡ算法

將輸入數(shù)據(jù)的相同位進(jìn)行尋址，預(yù)先設(shè)定ＬＵＴ接收一個(gè)Ｎ位輸入向量ｘｂ＝｛ｘｂ［０］，ｘｂ［１］…ｘｂ［Ｎ－１］｝，輸出為ｆ（ｃ［ｎ］，ｘｂ［ｎ］）。各個(gè)映射ｆ（ｃ［ｎ］，ｘｂ［ｎ］）都有相應(yīng)的二次冪加權(quán)并累加，Ｎ次查詢循環(huán)后就完成了對內(nèi)積ｙ的計(jì)算。串行ＤＡ算法如圖１所示。

這種計(jì)算方法節(jié)省芯片的內(nèi)部資源，運(yùn)算速度與輸入數(shù)據(jù)的長度有關(guān)，比較慢。

１．２拆分查找表ＤＡ算法

如果輸入系數(shù)Ｎ過多，ＬＵＴ的地址隨系數(shù)呈指數(shù)增加。假定長度為ＬＮ的內(nèi)積，則：

可以用一個(gè)ＤＡ結(jié)構(gòu)實(shí)現(xiàn)?？傻玫剑?/p>

拆分查找表ＤＡ算法如圖２所示，實(shí)現(xiàn)一個(gè)４Ｎ的ＤＡ設(shè)計(jì)需要３個(gè)次輔助加法器，表格的規(guī)模由２４Ｎ×Ｂ降到了４個(gè)２Ｎ×Ｂ。若要實(shí)現(xiàn)更高階的濾波器，拆分查找表法的優(yōu)勢將更加明顯，另外，如果是線性相位的濾波器，表的個(gè)數(shù)還能縮小一半。但是拆分查找表法只能降低硬件資源的有效使用，不能提高ＦＩＲ的運(yùn)算速度。

１．３串并結(jié)合ＤＡ算法

并行ＤＡ算法是通過增加ＲＯＭ、寄存器和加法器提高速度，讓輸入數(shù)據(jù)每一位的相同位同時(shí)尋址，ＲＯＭ表的內(nèi)容相同，將尋址內(nèi)容進(jìn)行相應(yīng)的二次冪加權(quán)并相加，每級的加法運(yùn)算都是并行的。并行DA算法能使系統(tǒng)在１個(gè)系統(tǒng)時(shí)鐘內(nèi)完成濾波運(yùn)算，但占用資源太多。

全串行方式是在每個(gè)時(shí)鐘周期中對所有變量的一個(gè)相同位進(jìn)行串行處理，全并行方式是每個(gè)時(shí)鐘周期對所有變量的所有相同位進(jìn)行并行處理，這兩種方法是針對資源優(yōu)化設(shè)計(jì)和速度優(yōu)化設(shè)計(jì)的兩種最優(yōu)情況。根據(jù)設(shè)計(jì)者對ＦＩＲ速度大小的要求，可以通過串并結(jié)合的方式提高ＦＩＲ的速度，使資源利用達(dá)到最優(yōu)。若：

對于一個(gè)數(shù)據(jù)寬度和尋址查找表寬度均為８位的ＦＩＲ濾波器來說，可以寫為：

y=［sum0］+［sum1］21+［sum2］22+［sum3］23++［sum4］+［sum5］21+［sum6］22+［sum7］23×24

兩個(gè)基數(shù)都為２１的輸出加權(quán)累加器，每個(gè)系統(tǒng)的時(shí)鐘脈沖可以算兩位。根據(jù)系統(tǒng)對資源和運(yùn)算速度的要求，可以對一次并行處理的數(shù)據(jù)位數(shù)進(jìn)行合理的安排。DA算法的串并結(jié)合實(shí)現(xiàn)結(jié)構(gòu)如圖３所示。

２串并結(jié)合的ＦＩＲ低通數(shù)字濾波器的ＦＰＧＡ實(shí)現(xiàn)

２．１采用窗函數(shù)對參數(shù)進(jìn)行設(shè)計(jì)

２．１．１參數(shù)設(shè)計(jì)使用ＭＡＴＬＡＢ軟件中的Ｆｉｌｔｅｒ ｄｅｓｉｇｎ ｔｏｏｌｂｏｘ數(shù)字濾波器設(shè)計(jì)軟件模塊ＦＤＡＴｏｏｌ進(jìn)行設(shè)計(jì)［１０］，ＦＩＲ濾波器的設(shè)計(jì)指標(biāo)：采樣頻率１０ ＭＨｚ，截止頻率１．５ ＭＨｚ，濾波器階數(shù)１６階，輸入數(shù)據(jù)寬度１２位，系數(shù)數(shù)據(jù)寬度１２位，采用Ｋａｉｓｅｒ窗進(jìn)行設(shè)計(jì)，β＝０．５，線性偶對稱。

２．１．２運(yùn)算量化量化是將濾波器的系數(shù)由浮點(diǎn)數(shù)轉(zhuǎn)換為ＦＰＧＡ可以進(jìn)行運(yùn)算的定點(diǎn)數(shù)?？紤]到溢出，將ｈ（ｎ）擴(kuò)大２１０倍，再表示為１２位二進(jìn)制補(bǔ)碼，可得到：

ｈ（０）＝ｈ（１５）＝０．０２８ ２１９ ０＝２９＝０００００００１１１０１２Ｃ

ｈ（1）＝ｈ（１４）＝－０．００７ ３１５ ９＝－８＝１１１１１１１１１０００２Ｃ

ｈ（２）＝ｈ（１３）＝－０．０４９ ８９９ ０＝－５１＝１１１１１１００１１０１２Ｃ

ｈ（３）＝ｈ（１２）＝－０．０６１ ６５８ ０＝－６３＝１１１１１１０００００１２Ｃ

ｈ（４）＝ｈ（１１）＝－０．０１４ ０４０ ０＝－１４＝１１１１１１１１００１０２Ｃ

ｈ（５）＝ｈ（１０）＝０．０８９ ４２６ ０＝９２＝０００００１０１１１００２Ｃ

ｈ（６）＝ｈ（１９）＝０．２０９ ０９０ ０＝２１４＝００００１１０１０１１０２Ｃ

ｈ（７）＝ｈ（１８）＝０．２８８ ９４０ ０＝２９６＝０００１００１０１０００２Ｃ

２．２ＦＰＧＡ的實(shí)現(xiàn)

采用ＦＰＧＡ實(shí)現(xiàn)時(shí)，首先將輸入數(shù)據(jù)存入數(shù)組中寄存起來，然后以寄存器中每一個(gè)輸入數(shù)據(jù)的相同位的值為地址，去對應(yīng)查找表中的值，根據(jù)DA算法的公式，進(jìn)行相應(yīng)二次冪加權(quán)后累加，減去數(shù)據(jù)最高位，就能得到正確的濾波器輸出。該系統(tǒng)在拆分查找表的基礎(chǔ)上，采用串并結(jié)合方法對輸入數(shù)據(jù)進(jìn)行構(gòu)建，共由數(shù)據(jù)存儲(chǔ)延時(shí)模塊、查找表模塊、移位累加模塊、控制模塊組成。系統(tǒng)結(jié)構(gòu)框架如圖４所示。

２．２．１數(shù)據(jù)存儲(chǔ)延時(shí)模塊設(shè)計(jì)的濾波器階數(shù)為１６階，可以采用ＦＩＲ網(wǎng)絡(luò)的線性型結(jié)構(gòu)，首先將１２位的輸入數(shù)據(jù)并行輸入數(shù)據(jù)寄存器中，由于該濾波器系數(shù)有１６個(gè)，分別將１６位輸入數(shù)據(jù)存入１６×１３列數(shù)組中的前１２列中，按位存儲(chǔ)，第１３列擴(kuò)展位存儲(chǔ)的數(shù)據(jù)與符號位相同。由于ＦＩＲ數(shù)字濾波器的單位取樣響應(yīng)是對稱的，濾波系數(shù)對稱，將輸入數(shù)據(jù)ｘ（ｉ）和ｘ（１５－ｉ）相加之后存入寄存器，可以將１６階系數(shù)尋址降為８階。分別將每一次輸入數(shù)據(jù)的第１位到第６位、第７位到第１２位和第１３位數(shù)據(jù)并行輸入，在控制模塊的作用下，每一個(gè)系統(tǒng)時(shí)鐘脈沖，數(shù)據(jù)左移一位，將第一列數(shù)據(jù)輸出作為地址尋找查找表的內(nèi)容。

２．２．２查找表模塊抽頭系數(shù)查找表模塊將濾波器系數(shù)的各種組合固化在ＲＯＭ中［１１］，它的地址來自于輸入數(shù)據(jù)移位模塊相同位的輸出，通過查找表得到卷積數(shù)據(jù)，并將這些數(shù)據(jù)輸出到移位相加模塊。設(shè)計(jì)將查找表劃分為兩個(gè)四抽頭查找表ＬＵＴ１和ＬＵＴ２，ＬＵＴ１用ＶＨＤＬ語言實(shí)現(xiàn)如下：

Ｃａｓｅ ｔａｂｌｅ＿ａｄｄｒｅｓｓ０ ｉｓ

Ｗｈｅｎ＂００００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂；

Ｗｈｅｎ ＂０００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１１１０１＂；－－ ２９

Ｗｈｅｎ ＂００１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１１１０００＂；－－ －８

Ｗｈｅｎ ＂００１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂０００００００１０１０１＂；－－ ２１

Ｗｈｅｎ ＂０１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１００１１０１＂；－－ －５１

Ｗｈｅｎ ＂０１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０１０１０＂；－－ －２２

Ｗｈｅｎ ＂０１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００１０１＂；－－ －５９

Ｗｈｅｎ ＂０１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１１０００１０＂；－－ －３０

Ｗｈｅｎ ＂１０００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０００００１＂；－－ －６３

Ｗｈｅｎ ＂１００１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１１１１０＂；－－ －３４

Ｗｈｅｎ ＂１０１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１１１００１＂；－－ －７１

Ｗｈｅｎ ＂１０１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１１０１０１１０＂；－－ －４２

Ｗｈｅｎ ＂１１００＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０００１１１０＂；－－ －１１４

Ｗｈｅｎ ＂１１０１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０１０１１＂；－－ －８５

Ｗｈｅｎ ＂１１１０＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１００００１１０＂；－－ －１２２

Ｗｈｅｎ ＂１１１１＂＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂１１１１１０１０００１１＂；－－ －９３

Ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｔａｂｌｅ＿ｏｕｔ＿１２ｂ＜＝＂００００００００００００＂

２．２．３移位累加模塊移位累加模塊的主要功能是實(shí)現(xiàn)數(shù)據(jù)的累加，主要由加減器單元和移位累加單元組成。為了使累加器的結(jié)果不產(chǎn)生溢出，需要對累加器進(jìn)行冗余設(shè)計(jì)，輸入數(shù)據(jù)和濾波器系數(shù)的位數(shù)均為Ｎ，累加器的長度為Ｍ，濾波器的長度為Ｌ，對于有符號數(shù)：Ｍ＝２Ｎ＋ｌｏｇ２Ｌ－１，設(shè)計(jì)中累加器的長度為２７位。

２．２．４控制模塊控制模塊主要控制信號的輸入、移位相加和數(shù)據(jù)的輸出，使上述各個(gè)模塊按照一定的時(shí)序進(jìn)行操作，最終完成濾波功能。系統(tǒng)仿真波形如圖５所示。

３結(jié)論

理論分析和試驗(yàn)結(jié)果表明，在采用拆分查找表的基礎(chǔ)上用串并結(jié)合的方式，不僅能夠節(jié)省硬件資源，而且能夠提高ＦＩＲ的運(yùn)算速度。該設(shè)計(jì)采用ＦＰＧＡ器件ＣｙｃｌｏｎｅⅡ ＥＰ２Ｃ５Ｆ２５６Ｃ６進(jìn)行方案驗(yàn)證，僅占用邏輯單元６３１個(gè)，采用串并結(jié)合的ＦＩＲ數(shù)字濾波器具有良好的濾波效果，在資源允許的條件下，可根據(jù)實(shí)際應(yīng)用任意確定濾波器的階數(shù)和運(yùn)算速度，是一種比較實(shí)用可靠的設(shè)計(jì)方法。

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