肖藝波，郝正航，陳 卓，陳湘萍

（貴州大學(xué) 電氣工程學(xué)院，貴州 貴陽 550025）

0 引言

實(shí)時(shí)仿真是深入研究永磁直驅(qū)風(fēng)機(jī)系統(tǒng)不可或缺的環(huán)節(jié)[1,2]。隨著電力電子技術(shù)的發(fā)展，電力電子器件的開關(guān)頻率逐漸提高，傳統(tǒng)的基于CPU的實(shí)時(shí)仿真平臺(tái)已經(jīng)無法滿足高頻電力電子器件對(duì)仿真步長的要求[3,4]。FPGA具有高度并行性、流水線結(jié)構(gòu)、分布式內(nèi)存及可重構(gòu)結(jié)構(gòu)的特點(diǎn)，進(jìn)而成為搭建小步長電磁暫態(tài)實(shí)時(shí)仿真平臺(tái)的有效手段[5]。

當(dāng)前，國外的RT-LAB、RTDS和NI-PXI等實(shí)時(shí)仿真平臺(tái)均已推出了基于FPGA開發(fā)的實(shí)時(shí)仿真工具[6,7]，但這些實(shí)時(shí)仿真平臺(tái)售價(jià)昂貴；因此，研發(fā)出一套具有成本低、實(shí)時(shí)性高、通用性強(qiáng)特點(diǎn)的基于FPGA的永磁直驅(qū)風(fēng)機(jī)系統(tǒng)實(shí)時(shí)仿真平臺(tái)具有重要的意義。

文獻(xiàn)[8]通過FPGA搭建了光伏系統(tǒng)實(shí)時(shí)仿真平臺(tái)。受FPGA的硬件資源所限，文獻(xiàn)中將系統(tǒng)模型按照粗細(xì)粒度進(jìn)行分割，然后將分割后的模型放入多個(gè)FGPA中進(jìn)行多FPGA聯(lián)合仿真。仿真結(jié)果證明了FPGA實(shí)時(shí)仿真平臺(tái)的可行性與有效性。文獻(xiàn)最后提出，對(duì)于FPGA實(shí)時(shí)仿真研究的進(jìn)一步改進(jìn)方向?yàn)槎嗨俾史抡?。相較于 FPGA單一平臺(tái)，基于CPU與FPGA的聯(lián)合多速率仿真不僅能夠充分發(fā)揮CPU與FPGA各自的優(yōu)點(diǎn)，同時(shí)還能減少FPGA的硬件資源占用。

文獻(xiàn)[9,10]對(duì)并網(wǎng)變流器模型進(jìn)行了異構(gòu)多速率仿真研究。文中的異構(gòu)方法僅涉及控制系統(tǒng)與電氣系統(tǒng)之間分離仿真，而整個(gè)電氣系統(tǒng)僅使用FPGA單一平臺(tái)運(yùn)行。

文獻(xiàn)[11]基于濾波電路將光伏發(fā)電系統(tǒng)電氣模型進(jìn)行了切割；將并網(wǎng)部分在CPU中運(yùn)行，發(fā)電及濾波部分在 FPGA中運(yùn)行，以此實(shí)現(xiàn)了多速率仿真。該方法雖實(shí)現(xiàn)了CPU與FPGA的多速率聯(lián)合實(shí)時(shí)仿真，并驗(yàn)證了多速率實(shí)時(shí)仿真的可行性，但其基于濾波電路切割的方法具有局限性。

本文采用模型分割方法，將整個(gè)系統(tǒng)中對(duì)小步長仿真有需求的模型列入FPGA系統(tǒng)，而其余部分列入CPU系統(tǒng)；2個(gè)系統(tǒng)間通過千兆以太網(wǎng)聯(lián)立通信；以此方式搭建基于FPGA與CPU聯(lián)合仿真的永磁直驅(qū)風(fēng)機(jī)多速率實(shí)時(shí)仿真系統(tǒng)。

1 永磁直驅(qū)風(fēng)機(jī)多速率仿真建模

1.1 永磁直驅(qū)風(fēng)機(jī)系統(tǒng)實(shí)時(shí)仿真需求

永磁直驅(qū)風(fēng)機(jī)系統(tǒng)主要由空氣動(dòng)力系統(tǒng)、永磁同步發(fā)電機(jī)、背靠背變流器、濾波電路、并網(wǎng)電路和控制電路構(gòu)成。系統(tǒng)中包含的電力電子器件為背靠背變流器模型中的2個(gè)三相換流器。

由于電力電子器件開關(guān)頻率較高，所以實(shí)時(shí)仿真步長需達(dá)到亞微秒級(jí)。仿真時(shí)，控制電路中生成 2個(gè)三相換流器控制信號(hào)的脈沖寬度調(diào)制（Pulse width modulation，PWM）模型也需要用到亞微秒的仿真步長。

CPU實(shí)時(shí)仿真平臺(tái)的步長無法達(dá)到亞微秒級(jí)，因此無法滿足上述模型的仿真步長需求。借助FPGA芯片數(shù)字電路進(jìn)行并行運(yùn)算，能夠?qū)⒛Ｐ头抡嬗?jì)算壓縮到100 ns或1 μs級(jí)別，可完美實(shí)現(xiàn)電力電子器件的超高速仿真。本文小步長實(shí)時(shí)仿真平臺(tái)采用FPGA進(jìn)行搭建。

1.2 永磁直驅(qū)風(fēng)機(jī)系統(tǒng)離散化建模方法

采用節(jié)點(diǎn)分析法[12]建立FPGA系統(tǒng)離散化數(shù)學(xué)模型。開關(guān)等效方法采用了改進(jìn)ADC開關(guān)等效模型[13]，其原理是：在電力電子器件處于不同狀態(tài)時(shí)，將其等效為不同的模型。將導(dǎo)通的開關(guān)等效為一個(gè)電容CS串聯(lián)一個(gè)電阻RS；將斷開的開關(guān)等效為一個(gè)電感LS[14]。

等效之后，可通過節(jié)點(diǎn)分析法對(duì)系統(tǒng)進(jìn)行建模：將系統(tǒng)中的電感、電容等動(dòng)態(tài)原件通過數(shù)值積分方法進(jìn)行離散化，從而得到一個(gè)由電導(dǎo)與歷史電流源并聯(lián)的諾頓等效電路；聯(lián)立整個(gè)系統(tǒng)得到節(jié)點(diǎn)導(dǎo)納矩陣，對(duì)其進(jìn)行求解即可得到任意支路的瞬時(shí)電壓，進(jìn)而求得每一時(shí)刻的支路電流和支路電壓[15]。

由于在對(duì)電力電子器件支路進(jìn)行離散時(shí)，其導(dǎo)通與斷開的2種狀態(tài)都可以用歷史電流源并聯(lián)等值電阻的形式表示，故兩者的等效結(jié)構(gòu)相同，如圖1所示。此時(shí)通過調(diào)整電力電子等效模型的電阻、電感和電容參數(shù)，使其滿足：

圖1 電力電子器件離散模型Fig. 1 Discrete models of power electronic devices

式中：T為仿真步長。

在系統(tǒng)的開關(guān)狀態(tài)發(fā)生改變時(shí)，開關(guān)導(dǎo)納值GS不變，系統(tǒng)的節(jié)點(diǎn)導(dǎo)納矩陣不變；因此，在通過節(jié)點(diǎn)分析法搭建整個(gè)系統(tǒng)時(shí)，只需預(yù)存1個(gè)節(jié)點(diǎn)導(dǎo)納逆矩陣，從而避免了系統(tǒng)方程隨電力電子器件導(dǎo)通狀態(tài)變化而改變的問題。

離散方法采用梯形積分法[16]。該方法比后向歐拉法的精確性更高。同時(shí)，本文采用改進(jìn)的ADC開關(guān)模型，能夠彌補(bǔ)使用該離散方法會(huì)產(chǎn)生震蕩的缺點(diǎn)。

2 多速率仿真架構(gòu)

2.1 多速率仿真結(jié)構(gòu)

若僅采用FPGA平臺(tái)進(jìn)行實(shí)時(shí)仿真，則整個(gè)永磁風(fēng)機(jī)系統(tǒng)的離散化數(shù)學(xué)建模會(huì)占用大量的FPGA硬件資源，且對(duì)永磁同步電機(jī)離散化建模會(huì)增大實(shí)時(shí)仿真難度。

CPU實(shí)時(shí)仿真平臺(tái)能兼容Simulink模型，且具有便于控制與數(shù)據(jù)觀察的特點(diǎn)。因此，為充分利用FPGA與CPU各自的優(yōu)點(diǎn)，同時(shí)滿足永磁直驅(qū)風(fēng)機(jī)系統(tǒng)的實(shí)時(shí)仿真步長需求，本文將永磁直驅(qū)風(fēng)機(jī)系統(tǒng)各部分模型按實(shí)時(shí)仿真步長的需求進(jìn)行分割：將仿真時(shí)僅對(duì)小步長有需求的模型作為小步長系統(tǒng)，通過FPGA平臺(tái)進(jìn)行仿真；剩余部分作為大步長仿真系統(tǒng)，通過CPU平臺(tái)進(jìn)行仿真。2個(gè)平臺(tái)進(jìn)行聯(lián)立，實(shí)現(xiàn)異構(gòu)多速率實(shí)時(shí)仿真。

在永磁直驅(qū)風(fēng)機(jī)電氣系統(tǒng)仿真過程中，需要小步長仿真的模型為背靠背變流器模型中的2個(gè)三相換流器。二者間的電容雖然對(duì)小步長仿真沒有需求，但由于其離散化建模簡單，且為避免增加FPGA與CPU平臺(tái)間的接口數(shù)量，導(dǎo)致實(shí)時(shí)仿真結(jié)果的誤差增加，故將整個(gè)背靠背換流器作為FPGA小步長仿真系統(tǒng)，從其兩端進(jìn)行分割，其余部分作為CPU大步長仿真系統(tǒng)。控制系統(tǒng)方面，將PWM模型從控制系統(tǒng)中切割，作為FPGA仿真系統(tǒng)，其余部分作為CPU仿真系統(tǒng)；得到永磁直驅(qū)風(fēng)機(jī)系統(tǒng)多速率仿真結(jié)構(gòu)如圖2所示。

圖2 永磁直驅(qū)風(fēng)機(jī)系統(tǒng)多速率仿真結(jié)構(gòu)Fig. 2 Multi-rate simulation structure of permanent magnet direct drive fan system

2.2 多速率接口模型

在通過永磁直驅(qū)風(fēng)機(jī)系統(tǒng)多速率仿真結(jié)構(gòu)進(jìn)行實(shí)時(shí)仿真時(shí)，需要通過模型切割方法將電氣系統(tǒng)分開，以便在FPGA與CPU平臺(tái)聯(lián)立仿真。切割方法采用理想變壓器模型（Ideal impedance method，ITM）法[17]。該方法在電力系統(tǒng)實(shí)驗(yàn)仿真中被廣泛使用，具有較高精度。

ITM 方法的理論基礎(chǔ)是電路理論中的替代定理。在電氣系統(tǒng)的切割處，采用受控電源對(duì)缺口進(jìn)行連接：一側(cè)為受控電流源，另一側(cè)為受控電壓源，受控信號(hào)為對(duì)側(cè)接口的電流或電壓信號(hào)。因此，在切割處，2個(gè)系統(tǒng)的交互信號(hào)為受控源控制信號(hào)[18]。

根據(jù)該方法，CPU側(cè)的接口連接了2個(gè)受控電壓源，即電壓控制信號(hào)uab和ubc，均為 FPGA側(cè)的線電壓；FPGA側(cè)的接口處連接 3個(gè)受控電流源，即電流控制信號(hào)ia、ib、ic，均為CPU側(cè)的相電流。永磁直驅(qū)風(fēng)機(jī)系統(tǒng)電機(jī)側(cè)的接口模型如圖3所示。并網(wǎng)側(cè)模型的切割原理與電機(jī)側(cè)相同。

圖3 機(jī)側(cè)變流器接口模型Fig. 3 Machine side converter interface model

控制信號(hào)求?。篊PU側(cè)為Simulink物理模型，所以可以通過添加電流傳感器元件并對(duì)其測量，進(jìn)而得到電流控制信號(hào)；FPGA側(cè)為離散數(shù)學(xué)模型，因此需要將受控電流源的電流ia、ib、ic作為已知量，將線電壓uab和ubc作為未知量，通過對(duì)FPGA系統(tǒng)列寫節(jié)點(diǎn)電壓方程，最終求解得到電壓控制信號(hào)。網(wǎng)側(cè)線電壓計(jì)算方法如式（2）—（4）所示。

式中：Va、Vb、Vc為相電壓；Gs為開關(guān)等效的電導(dǎo)；iS1至iS6分別為6個(gè)橋臂開關(guān)的等效歷史電流源；i1、i2、i3為3個(gè)上橋臂的電流；GC、iC、Vdc分別為電容等效的電導(dǎo)和歷史電流源及其兩端電壓；ir為機(jī)側(cè)流入電流。

控制系統(tǒng)的切割：考慮系統(tǒng)為單向信號(hào)傳遞而并非電氣回路，故直接將模型分開，接口通過CPU向FPGA單向傳遞調(diào)制波信號(hào)。

3 聯(lián)合仿真平臺(tái)異步通信方法

根據(jù)所建的永磁直驅(qū)風(fēng)機(jī)系統(tǒng)多速率仿真架構(gòu)，CPU與FPGA平臺(tái)間需要通過異步通信進(jìn)行數(shù)據(jù)交互，以便其能夠聯(lián)立進(jìn)行多速率實(shí)時(shí)仿真。由于平臺(tái)間采用異步通信，為減少通信延時(shí)造成的實(shí)時(shí)仿真結(jié)果誤差，需要確立異步通信時(shí)序。

3.1 異步通信時(shí)序

CPU與FPGA平臺(tái)之間采用以太網(wǎng)UDP協(xié)議進(jìn)行通信；接口協(xié)議采用RGMII協(xié)議，即千兆以太網(wǎng)通信；通信間隔為一個(gè)大步長的時(shí)鐘周期。

CPU模型使用平臺(tái)自帶的以太網(wǎng)通信模塊來連接輸入輸出。

在FPGA程序頂層添加以太網(wǎng)通信程序。該程序負(fù)責(zé)將CPU發(fā)送的數(shù)據(jù)進(jìn)行接收整理并作為輸入。利用FPGA中的背靠背換流器模型進(jìn)行計(jì)算，同時(shí)將計(jì)算得到的輸出數(shù)據(jù)打包通過以太網(wǎng)向CPU進(jìn)行發(fā)送。

設(shè) CPU采用大仿真步長 ΔT進(jìn)行仿真，而FPGA采用小仿真步長Δt進(jìn)行仿真。由于異步通信過程中存在通信延遲，在確定FPGA運(yùn)行的開始時(shí)間節(jié)點(diǎn)以及發(fā)送數(shù)據(jù)的時(shí)間節(jié)點(diǎn)時(shí)，需要考慮最大限度地降低通信延時(shí)以減小其對(duì)聯(lián)合仿真結(jié)果準(zhǔn)確性的影響。本文所搭建平臺(tái)的聯(lián)合異步仿真通信時(shí)序如圖4所示。

圖4 通信時(shí)序Fig. 4 Communication timing

圖4中，接收延時(shí)t1，為從CPU開始發(fā)送數(shù)據(jù)到FPGA接收并整理完所有數(shù)據(jù)的時(shí)間；發(fā)送延時(shí)t2，是從FPGA開始發(fā)送數(shù)據(jù)到CPU完整接收并整理完所有數(shù)據(jù)的時(shí)間。在聯(lián)合仿真時(shí)，CPU模型每運(yùn)行一個(gè)步長，便發(fā)送一次數(shù)據(jù)，因此需要以CPU模型的仿真時(shí)間節(jié)點(diǎn)作為參考點(diǎn)。FPGA平臺(tái)開始運(yùn)行的時(shí)間點(diǎn)，設(shè)置為第一次完整接收到CPU發(fā)送的數(shù)據(jù)的時(shí)間點(diǎn)。

由圖4可知，為保證CPU在下一步長之前能夠成功接收并整理完數(shù)據(jù)，以FPGA接收完CPU發(fā)送的數(shù)據(jù)的時(shí)刻作為參考時(shí)間點(diǎn)；在此后的一個(gè)大步長ΔT內(nèi)減去接收延時(shí)t1，即得到CPU下一步長開始的時(shí)間點(diǎn)；再減去FPGA的發(fā)送延時(shí)t2，即可得到FPGA的發(fā)送時(shí)間點(diǎn)。因此，將FPGA數(shù)據(jù)發(fā)送時(shí)間設(shè)置在參考時(shí)間點(diǎn)后 ΔT–t1–t2的時(shí)間點(diǎn)。

3.2 異步通信優(yōu)化

電力電子器件的控制信號(hào)為 PWM 波信號(hào)。經(jīng)過換流器換流的電壓信號(hào)也為 PWM 波。在異步通信的過程中，F(xiàn)PGA所發(fā)送的電機(jī)側(cè)與電網(wǎng)側(cè)的線電壓uab和ubc通信信號(hào)均為PWM電壓波形。在從小步長到大步長的通信過程中，會(huì)出現(xiàn)寬度小于大步長的 PWM 波數(shù)據(jù)被丟失的情況。這些數(shù)據(jù)的丟失，將會(huì)導(dǎo)致實(shí)時(shí)仿真結(jié)果不準(zhǔn)確，使得異步實(shí)時(shí)仿真結(jié)果與離線仿真結(jié)果之間存在較大的誤差。

為解決這一問題，一種方法是將濾波裝置一同放入FPGA平臺(tái)中運(yùn)行，將PWM電壓波形通過濾波變成正弦波形再進(jìn)行通信，以此避免PWM波異步通信造成的影響。然而，永磁直驅(qū)風(fēng)機(jī)模型在電機(jī)側(cè)并不存在濾波裝置，如果增加濾波裝置將改變?cè)镜南到y(tǒng)模型。

因此，本文采用一種將 PWM 波分段效果平均化的方法：求取每一個(gè)大步長內(nèi)所有小步長PWM 波的平均值，使用其平均值代替其原本的PWM波，作為交互的數(shù)據(jù)進(jìn)行發(fā)送。圖5為t到t+ΔT時(shí)刻的PWM波分段平均化示意圖。

圖5 PWM波分段平均化示意圖Fig. 5 Schematic diagram of PWM wave segment averaging

從t到t+ΔT時(shí)刻，PWM波分段效果平均化的具體步驟如下：

（1）采集t到t+ΔT時(shí)刻之間FPGA系統(tǒng)每個(gè)小步長的線電壓輸出量v；

（2）在采集過程中不斷將電壓輸出量v進(jìn)行累加；

（3）在數(shù)據(jù)交互的時(shí)刻，將累加之和除以個(gè)數(shù)以求得t+ΔT時(shí)刻平均值U，將其替代原本的輸出v作為通信的交互數(shù)據(jù)進(jìn)行發(fā)送。

通信交互數(shù)據(jù)U的計(jì)算公式如下：

式中：n為一個(gè)大步長內(nèi)小步長的個(gè)數(shù)。

由于通過該方法求得的平均值能夠等效反映一個(gè)大步長內(nèi)PWM波的效果，因此異步通信時(shí)由PWM波對(duì)仿真精度帶來的影響可以被有效降低。

4 實(shí)例驗(yàn)證

4.1 搭建實(shí)時(shí)仿真系統(tǒng)

本文通過Simulink HDL Coder庫中的模塊搭建 FPGA部分的離散模型，并通過 HDL Code Advisor工具將模型轉(zhuǎn)換為Vivado工程。同時(shí)，在工程中按前面所述的通信時(shí)序以及通信優(yōu)化方法編寫以太網(wǎng)通信程序。最后，將工程燒錄至FPGA中，完成FPGA平臺(tái)的搭建。

CPU采用UREP實(shí)時(shí)仿真平臺(tái)，通過Simulink完成CPU平臺(tái)的搭建。該平臺(tái)為本課題組自主研發(fā)的基于 CPU的實(shí)時(shí)仿真平臺(tái)，能夠無縫連接Simulink并且具有以太網(wǎng)通信功能。

基于上述方法，本文成功搭建了基于 FPGA與CPU聯(lián)合仿真平臺(tái)的永磁直驅(qū)風(fēng)機(jī)多速率實(shí)時(shí)仿真系統(tǒng)，如圖6所示。

圖6 實(shí)時(shí)仿真平臺(tái)Fig. 6 Real-time simulation platform

圖6中上位機(jī)使用電腦作為人機(jī)交互界面，對(duì)CPU進(jìn)行監(jiān)控以實(shí)現(xiàn)指令的下達(dá)。UREP的系統(tǒng)求解步長采用 50 μs。FPGA 的芯片型號(hào)為XC7K325T-2FFG676I，其系統(tǒng)求解步長采用 1 μs。FPGA與UREP之間通過千兆以太網(wǎng)UDP協(xié)議進(jìn)行通信。平臺(tái)間的通信間隔為50 μs。

在永磁直驅(qū)風(fēng)機(jī)實(shí)時(shí)仿真系統(tǒng)中，機(jī)側(cè)與網(wǎng)側(cè)變流器的控制系統(tǒng)均采用雙閉環(huán)PI矢量控制[19]，風(fēng)機(jī)采用最佳葉尖速比法進(jìn)行最大功率跟蹤控制。永磁直驅(qū)風(fēng)機(jī)實(shí)時(shí)仿真系統(tǒng)參數(shù)如表1所示。

表1 系統(tǒng)模型參數(shù)Tab. 1 System model parameters

4.2 仿真結(jié)果及分析

為驗(yàn)證本文所搭建的永磁直驅(qū)風(fēng)機(jī)異構(gòu)多速率實(shí)時(shí)仿真平臺(tái)的準(zhǔn)確性，設(shè)置了2個(gè)場景進(jìn)行仿真實(shí)驗(yàn)。

場景一。

風(fēng)速設(shè)為恒定值，在網(wǎng)側(cè)設(shè)置三相接地短路故障，故障發(fā)生在第1.4 s；在0.2 s后，將故障切除。

在該場景下進(jìn)行2組對(duì)照實(shí)驗(yàn)。在Simulink上，以相同的參數(shù)搭建永磁直驅(qū)風(fēng)機(jī)系統(tǒng)離線仿真模型，作為第一個(gè)參照對(duì)象；仿真步長為1 μs。將上文通信部分優(yōu)化前與優(yōu)化后的2種模型通過FPGA與CPU聯(lián)合仿真平臺(tái)進(jìn)行實(shí)時(shí)暫態(tài)仿真；將優(yōu)化前的實(shí)時(shí)仿真結(jié)果作為第2個(gè)參照對(duì)象。將三者的數(shù)據(jù)進(jìn)行對(duì)比分析，仿真波形如圖7所示。對(duì)比的數(shù)據(jù)分別為：網(wǎng)側(cè)電流ia波形、直流側(cè)電壓Udc波形、網(wǎng)側(cè)輸出有功功率P波形以及網(wǎng)側(cè)輸出無功功率Q波形。

圖7 場景一仿真波形對(duì)比Fig. 7 Simulation waveform comparison of scenario 1

由圖7可以發(fā)現(xiàn)，通信優(yōu)化之前模型實(shí)時(shí)仿真波形與Simulink離線模型仿真結(jié)果之間存在較大的差異，這說明 PWM 波在異步通信過程中對(duì)實(shí)時(shí)仿真結(jié)果帶來了較大的影響。在優(yōu)化之后，實(shí)時(shí)仿真波形與Simulink離線仿真結(jié)果之間的差距明顯減小，這證明了本文所采用的 PWM 波分段平均化的優(yōu)化方法的有效性。

場景二。

為考慮實(shí)際應(yīng)用場景，采用某地實(shí)測24 h內(nèi)風(fēng)速變化數(shù)據(jù)進(jìn)行實(shí)驗(yàn)。為便于實(shí)驗(yàn)觀察，將風(fēng)速數(shù)據(jù)以小時(shí)為單位，每0.1 s變化一次；0.5 s之前風(fēng)速保持恒定，在0.5 s至2.8 s期間按照實(shí)測風(fēng)速進(jìn)行變化。在該場景下進(jìn)行對(duì)照實(shí)驗(yàn)，將 Simulink離線仿真作為參照對(duì)象，與聯(lián)合仿真平臺(tái)的實(shí)時(shí)仿真結(jié)果進(jìn)行對(duì)比，結(jié)果如圖8所示。

圖8 場景二仿真波形對(duì)比Fig. 8 Simulation waveform comparison of scenario 2

通過圖8中的局部放大圖能夠發(fā)現(xiàn)，本文搭建的永磁直驅(qū)風(fēng)機(jī)多速率實(shí)時(shí)仿真系統(tǒng)的仿真結(jié)果與Simulink離線仿真得到的結(jié)果十分接近；由此能夠證明本文采用的實(shí)時(shí)仿真系統(tǒng)的搭建方法在實(shí)際應(yīng)用場景中具有可行性和準(zhǔn)確性。

通信優(yōu)化之后的數(shù)據(jù)與原模型數(shù)據(jù)對(duì)比中仍然存在的差異，主要由以下2個(gè)方面原因?qū)е拢?/p>

一是在異步通信的過程中，數(shù)據(jù)由大步長發(fā)送至小步長時(shí)，該數(shù)據(jù)的更新速率與大步長保持一致；因此，對(duì)于小步長系統(tǒng)，其輸入數(shù)據(jù)的更新速率過慢，從而產(chǎn)生了一定的誤差。

二是由于FPGA平臺(tái)僅支持離散模型。在模型的離散化過程中，電力電子器件的離散建模方法仍具有一定的誤差。同時(shí)，對(duì)于ADC等效模型RLC參數(shù)的選取，當(dāng)前不具有求得最優(yōu)解的辦法；因此在參數(shù)的選擇上，也會(huì)帶來一定的誤差。

5 結(jié)論

本文按仿真步長需求，對(duì)永磁直驅(qū)風(fēng)機(jī)系統(tǒng)進(jìn)行切割，并在此基礎(chǔ)上搭建了永磁直驅(qū)風(fēng)機(jī)系統(tǒng)異構(gòu)多速率實(shí)時(shí)仿真平臺(tái)。該仿真方法充分利用了CPU與FPGA各自的優(yōu)點(diǎn)，減小了FPGA硬件資源的占用，同時(shí)降低了平臺(tái)搭建的難度。

小步長至大步長的異步通信過程中，會(huì)存在PWM傳輸信號(hào)數(shù)據(jù)丟失，導(dǎo)致仿真結(jié)果出現(xiàn)較大誤差；因此，采用 PWM 分段效果平均化方法對(duì)PWM波的異步通信進(jìn)行了優(yōu)化。

通過聯(lián)合仿真平臺(tái)進(jìn)行實(shí)時(shí)仿真實(shí)驗(yàn)，將仿真結(jié)果與Simulink離線仿真進(jìn)行對(duì)比。仿真結(jié)果表明，本文采用的 PWM 分段效果平均化方法能夠有效減小 PWM 波在異步通信過程中對(duì)實(shí)時(shí)仿真結(jié)果造成的影響；同時(shí)也證明，本文提出的永磁直驅(qū)風(fēng)機(jī)異構(gòu)多速率實(shí)時(shí)仿真方法具有可行性和準(zhǔn)確性。

在未來的研究中，考慮在大步長到小步長的異步通信過程中增加插值算法：通過對(duì)大步長的輸出進(jìn)行插值預(yù)測，得到其對(duì)應(yīng)的多個(gè)小步長的歷史狀態(tài)，使小步長模型的輸入能夠滿足其步長更新，從而提高仿真精度。