敬雅冉，千 奕*，蒲天磊，趙紅赟，楊鳴宇，孫志坤，張家瑞，孔 潔，佘乾順，顏俊偉，孫志朋，王長(zhǎng)鑫

(1. 中國(guó)科學(xué)院近代物理研究所 蘭州 730000；2. 中國(guó)科學(xué)院大學(xué)核學(xué)院 北京 石景山區(qū) 100049)

我國(guó)首顆暗物質(zhì)粒子探測(cè)衛(wèi)星“悟空號(hào)”，在電子能譜～0.9 TeV 處測(cè)量到了拐折，并在～1.4 TeV處發(fā)現(xiàn)了疑似的精細(xì)結(jié)構(gòu)跡象，引起了國(guó)內(nèi)外同行的高度關(guān)注[1]。然而，受限于探測(cè)器的尺寸和結(jié)構(gòu)，“悟空號(hào)”的伽馬射線(xiàn)探測(cè)能力較弱。為了提升伽馬射線(xiàn)的探測(cè)能力，科學(xué)家提出要研制新一代高性能的甚大面積伽馬空間望遠(yuǎn)鏡 (very large area gamma-ray space telescope, VLAST)[2]。VLAST 包括4 個(gè)子探測(cè)器，分別是徑跡探測(cè)器、量能器、中子探測(cè)器和塑料閃爍體陣列探測(cè)器(the plastic scintillator array detector, PSD)[3]；其中大面積PSD對(duì)前端讀出電子學(xué)提出了多通道、大動(dòng)態(tài)、高計(jì)數(shù)率的需求；同時(shí)由于衛(wèi)星功耗資源及硬件的限制，還要求前端讀出電子學(xué)具有緊湊型、低功耗、低噪聲及抗輻照等特性。隨著半導(dǎo)體探測(cè)技術(shù)的日趨成熟，高集成度的專(zhuān)用集成電路(application specific integrated circuit, ASIC)芯片技術(shù)已被廣泛應(yīng)用于粒子物理與核物理實(shí)驗(yàn)的譜儀系統(tǒng)中；在空間探測(cè)領(lǐng)域中，這一技術(shù)也逐漸成為發(fā)展趨勢(shì)，ASIC 芯片的利用，極大簡(jiǎn)化了前端電子學(xué)的設(shè)計(jì)，減少了星上功耗開(kāi)銷(xiāo)和硬件支出[4]。因此，需要研制一款多通道ASIC 芯片，用于實(shí)現(xiàn)大面積PSD 對(duì)核素電荷的處理與測(cè)量。

1 ASIC 芯片設(shè)計(jì)

ASIC 芯片的整體結(jié)構(gòu)圖如圖1 所示，其中每通道包括低噪聲前放、CR-RC 濾波成形、峰值保持電路、甄別電路、SPI 慢控接口[5-6]，同時(shí)該芯片具有自觸發(fā)模式，每通道輸出獨(dú)立的觸發(fā)信號(hào)，觸發(fā)閾值由片內(nèi)數(shù)模轉(zhuǎn)換(DAC)模塊產(chǎn)生[7]。本文主要設(shè)計(jì)了ASIC 芯片中閾值產(chǎn)生與調(diào)節(jié)電路(圖1虛框內(nèi)所示)，通過(guò)SPI 控制接口，可以為片內(nèi)的甄別電路提供可調(diào)節(jié)的觸發(fā)閾值[6]。在物理實(shí)驗(yàn)中，由于不同離子的能量不同，經(jīng)前放和快成形電路處理后的輸出電壓也不同，該輸出電壓進(jìn)入甄別電路和閾值電壓進(jìn)行比較后輸出Trigger 信號(hào)。通常，對(duì)閾值電壓的設(shè)置是越低越好，在保證抑制噪聲的前提下，讓盡可能多的信號(hào)過(guò)閾。但是，有時(shí)為了降低Trigger 率，需要提供較高的閾值電壓。本設(shè)計(jì)中的閾值電壓具有較大的調(diào)節(jié)范圍，約15～960 mV，最小調(diào)節(jié)步進(jìn)好于4 mV，INL 和DNL 均好于0.2 LSB。

圖1 ASIC 芯片整體結(jié)構(gòu)圖

2 閾值產(chǎn)生與調(diào)節(jié)電路的設(shè)計(jì)

芯片中的觸發(fā)閾值產(chǎn)生與調(diào)節(jié)電路利用高4位DAC 與低4 位DAC 結(jié)合的方法，實(shí)現(xiàn)一個(gè)8 位DAC 的閾值調(diào)節(jié)，其結(jié)構(gòu)如圖2 所示。包括DAC 模塊和基于SPI 慢控接口的控制模塊，外部輸入信號(hào)通過(guò)SPI 慢控接口的din 端口輸入，門(mén)控信號(hào)sck 在使能信號(hào)cs 為低時(shí)有效，并對(duì)相應(yīng)DAC 寄存器進(jìn)行讀寫(xiě)。通過(guò)改變寫(xiě)入寄存器的數(shù)據(jù)來(lái)控制DAC 的輸入信號(hào)，從而控制DAC 的輸出幅值，為甄別電路提供了可調(diào)閾值。

圖2 閾值產(chǎn)生電路的結(jié)構(gòu)

為了簡(jiǎn)化芯片內(nèi)部電路結(jié)構(gòu)，減小版圖面積，降低功耗，提出通過(guò)組合高、低兩個(gè)4 位DAC分別進(jìn)行粗細(xì)閾值調(diào)節(jié)來(lái)實(shí)現(xiàn)一個(gè)8 位DAC 閾值調(diào)節(jié)的方法。在芯片內(nèi)所有通道復(fù)用一個(gè)高4 位DAC，實(shí)現(xiàn)閾值的粗調(diào)，產(chǎn)生閾值電壓VthH，調(diào)節(jié)范圍約為900 mV；每個(gè)通道內(nèi)部包含一個(gè)低4 位DAC，實(shí)現(xiàn)閾值的細(xì)調(diào)，產(chǎn)生閾值電壓VthL，調(diào)節(jié)范圍約為60 mV；每通道內(nèi)甄別電路的輸入閾值電壓Vth=VthH+VthL。通過(guò)粗調(diào)和細(xì)調(diào)相結(jié)合的方法，實(shí)現(xiàn)了大動(dòng)態(tài)范圍、高精度的閾值電壓調(diào)節(jié)。

2.1 DAC 模塊設(shè)計(jì)

為了在芯片內(nèi)設(shè)計(jì)并實(shí)現(xiàn)面積小、功耗低、轉(zhuǎn)換速度較快的DAC 模塊，對(duì)比不同類(lèi)型DAC 的優(yōu)缺點(diǎn)[8-10]，并對(duì)設(shè)計(jì)要求進(jìn)行衡量，本文最終選擇采用電流按比例縮放型中的二進(jìn)制加權(quán)型電流舵DAC。電流舵DAC 首先利用有源器件MOS 管構(gòu)成加權(quán)電流源，再通過(guò)數(shù)字輸入信號(hào)選通相關(guān)電流源支路輸出；數(shù)字輸入信號(hào)的不同，決定開(kāi)關(guān)陣列電路中每個(gè)開(kāi)關(guān)的通斷，從而決定每個(gè)電流源陣列是否接入電路。隨著數(shù)字輸入信號(hào)的變化，流入運(yùn)算放大器的電流隨之變化，其輸出端的電壓也發(fā)生變化，實(shí)現(xiàn)數(shù)字信號(hào)向模擬信號(hào)的轉(zhuǎn)變。圖3 所示為電流舵DAC 的結(jié)構(gòu)，包括N個(gè)二進(jìn)制電流源：ILSB, 2ILSB, ···, 2(N-1)ILSB，其中，ILSB表示最小權(quán)值對(duì)應(yīng)的電流大小。當(dāng)?shù)趇位輸入數(shù)字信號(hào)Si=1 時(shí)，受信號(hào)Si控制的開(kāi)關(guān)閉合，第i個(gè)電流源與運(yùn)算放大器的輸入負(fù)端連接，相反，當(dāng)Si=0時(shí)，開(kāi)關(guān)Si斷開(kāi)，對(duì)應(yīng)電流源的輸出電流不再流入運(yùn)算放大器中。所以，流入運(yùn)算放大器I1 的電流Iout如式(1)所示，DAC 的輸出電壓Vout如式(2)所示：

圖3 二進(jìn)制加權(quán)型電流舵DAC 結(jié)構(gòu)

圖中，I1 和I2 均為低失調(diào)、高增益、低噪聲的運(yùn)算放大器。I1 主要是把加權(quán)電流源網(wǎng)絡(luò)的權(quán)電流轉(zhuǎn)化為電壓輸出，并提高輸出的精度。其結(jié)構(gòu)如圖4 所示，由兩級(jí)電路組成。

圖4 運(yùn)算放大器電路結(jié)構(gòu)

第一級(jí)為差分放大級(jí)，由MP0、MP1、MP2、MN0 和MN1 共5 個(gè)晶體管組成，由于PMOS 具有良好的抗輻射能力，MP1 與MP2 差分對(duì)使用PMOS 作為輸入級(jí)，差分對(duì)管通過(guò)調(diào)整柵長(zhǎng)與寬長(zhǎng)比，能夠顯著降低失調(diào)，由于L的增大，導(dǎo)致單極運(yùn)算放大器無(wú)法滿(mǎn)足增益需求。因此，第二級(jí)采用了共源級(jí)來(lái)進(jìn)一步提高增益，由MP3、MN2 共2 個(gè)晶體管組成。I2 為低失調(diào)的運(yùn)算放大器，可對(duì)I1 的輸出信號(hào)進(jìn)行反向并提高驅(qū)動(dòng)能力。由于DAC 需要驅(qū)動(dòng)較大的容性負(fù)載，所以采用大驅(qū)動(dòng)能力的運(yùn)算放大器能夠提高電路的穩(wěn)定性。

2.2 SPI 慢控接口模塊設(shè)計(jì)

串 行 外 設(shè) 接 口 (serial peripheral interface, SPI)是一種高速、同步、全雙工的通信總線(xiàn)，連線(xiàn)簡(jiǎn)單，可以有效節(jié)約芯片的輸入管腳[11-12]。本文設(shè)計(jì)的SPI 慢控接口模塊的功能包括：控制前放的增益、控制成型時(shí)間的檔位以及控制DAC 的輸入來(lái)調(diào)節(jié)甄別電路的觸發(fā)閾值。圖5 為SPI 慢控接口模塊的設(shè)計(jì)結(jié)構(gòu)框圖，數(shù)據(jù)信號(hào)通過(guò)數(shù)據(jù)線(xiàn)din 輸入，通過(guò)串并轉(zhuǎn)換模塊后，進(jìn)入控制模塊?？刂颇K中的讀寫(xiě)控制邏輯對(duì)并行數(shù)據(jù)進(jìn)行判斷，并識(shí)別讀寫(xiě)控制信號(hào)，當(dāng)控制信號(hào)為寫(xiě)信號(hào)時(shí)，在狀態(tài)控制邏輯的控制下，進(jìn)入寫(xiě)數(shù)據(jù)過(guò)程，向各個(gè)寄存器中寫(xiě)入數(shù)據(jù)信號(hào)；當(dāng)控制信號(hào)為讀信號(hào)時(shí)，在狀態(tài)控制邏輯的控制下，進(jìn)入讀數(shù)據(jù)過(guò)程，從相應(yīng)寄存器中讀出并行數(shù)據(jù)信號(hào)，再通過(guò)并串轉(zhuǎn)換模塊，由dout 數(shù)據(jù)線(xiàn)輸出。外部串行數(shù)據(jù)在使能信號(hào)有效時(shí)，通過(guò)SPI 慢控接口完成對(duì)寄存器的讀寫(xiě)，寫(xiě)入寄存器中的數(shù)據(jù)作為DAC 模塊中開(kāi)關(guān)的控制信號(hào)。本文中，時(shí)鐘頻率設(shè)計(jì)為30 MHz，輸出可驅(qū)動(dòng)負(fù)載電容為6 pF。

圖5 SPI 慢控接口結(jié)構(gòu)

3 電路仿真

3.1 DAC 模塊仿真結(jié)果

DAC 模塊的設(shè)計(jì)基于3.3 V 電源電壓，利用Spectre 軟件對(duì)閾值粗調(diào)的高4 位DAC 和閾值細(xì)調(diào)的低4 位DAC 進(jìn)行原理仿真。相比于粗調(diào)的DAC，細(xì)調(diào)DAC 的精度要求更高。常溫條件下，對(duì)細(xì)調(diào)的低4 位DAC 進(jìn)行前仿真和提參后的后仿真，并分別對(duì)數(shù)據(jù)進(jìn)行處理，計(jì)算INL 和DNL 值：

式中，N為DAC 的位數(shù)。計(jì)算非線(xiàn)性INL 和DNL 時(shí)，首先應(yīng)去除失調(diào)誤差eoffset和增益誤差egain，然后采用LSB 進(jìn)行歸一后，各個(gè)輸出值Vn,LSB為：

對(duì)計(jì)算出的數(shù)據(jù)進(jìn)行擬合，從而得到DAC 前后仿真的DNL對(duì)比圖和INL 對(duì)比圖，如圖6 所示。

圖6 低4 位DAC 的DNL 和INL 仿真圖

從圖中可以看出DNL 為?0.016～0.018 LSB，INL 為?0.02～0.011 LSB，線(xiàn)性均小于0.02 LSB，表明設(shè)計(jì)具有較好的線(xiàn)性。

3.2 SPI 慢控接口模塊仿真結(jié)果

首先利用Modelsim 軟件對(duì)設(shè)計(jì)的SPI 接口模塊進(jìn)行RTL 級(jí)功能仿真驗(yàn)證。在testbench 文件中，設(shè)置基本時(shí)鐘周期clk 為100 ns，信號(hào)時(shí)鐘周期sck 為1000 ns，整個(gè)寫(xiě)數(shù)據(jù)仿真流程如圖7 所示，按照寫(xiě)入復(fù)位信號(hào)、寫(xiě)入公共成型時(shí)間和公共增益信號(hào)、寫(xiě)入公共高4 位DAC 值，以及寫(xiě)入各通道低4 位DAC 值依次進(jìn)行仿真和驗(yàn)證。

圖7 寫(xiě)數(shù)據(jù)仿真流程圖

以寫(xiě)數(shù)據(jù)操作驗(yàn)證為例，寫(xiě)公共部分?jǐn)?shù)據(jù)時(shí)，高4 位為指令，規(guī)定寫(xiě)的寄存器，后面指定位為實(shí)際寫(xiě)進(jìn)寄存器的數(shù)據(jù)，分別驗(yàn)證了寫(xiě)公共成型時(shí)間、寫(xiě)公共增益和寫(xiě)高4 位DAC 數(shù)據(jù)，仿真圖如圖8 所示，可以看出相應(yīng)寄存器中被寫(xiě)入與指令中數(shù)據(jù)位相同的數(shù)據(jù)。寫(xiě)各通道低4 位DAC 數(shù)據(jù)的仿真圖如圖9 所示，先是16 位的指令，包括指定要寫(xiě)的低4 位DAC 的通道號(hào)以及使能位，后是16 位數(shù)據(jù)位，圖中標(biāo)出來(lái)的框圖為輸入寄存器的數(shù)據(jù)，同時(shí)可以看出低4 位DAC 寄存器中也被寫(xiě)入與框圖中一致的數(shù)據(jù)。即寫(xiě)數(shù)據(jù)過(guò)程滿(mǎn)足設(shè)計(jì)要求。讀數(shù)據(jù)操作驗(yàn)證結(jié)果也一致。表明所設(shè)計(jì)的SPI 慢控接口能夠?qū)拇嫫鬟M(jìn)行正確的讀寫(xiě)操作。

圖8 寫(xiě)公共成型時(shí)間、增益及高4 位DAC 數(shù)據(jù)波形圖

圖9 寫(xiě)低4 位DAC 數(shù)據(jù)波形圖

功能仿真驗(yàn)證后，利用Synopsys 公司的DC(design compiler)軟件，對(duì)代碼進(jìn)行綜合過(guò)程，將RTL 代碼映射為與工藝庫(kù)相關(guān)的網(wǎng)表文件；然后利用Cadence 公司的SOC Encounter 軟件進(jìn)行后端的布局布線(xiàn)，對(duì)綜合產(chǎn)生的門(mén)級(jí)網(wǎng)表進(jìn)行布局規(guī)劃(floor planning)、布局布線(xiàn)(placement& routing)，并生成生產(chǎn)用的版圖；再對(duì)版圖進(jìn)行提參(starrc)、靜態(tài)時(shí)序分析(STA)和形式驗(yàn)證(formality)，以便進(jìn)行后仿真。完成后仿真后，對(duì)得到的后仿真結(jié)果和前仿真結(jié)果進(jìn)行對(duì)比，每個(gè)輸出信號(hào)的延時(shí)時(shí)間在6 ns 以?xún)?nèi)，完全符合輸出設(shè)計(jì)要求，也保證了流片結(jié)果的可靠性。

4 版圖設(shè)計(jì)

該芯片采用 global foundries (GF) CMOS 0.18 um工藝，3.3 V 單電源供電。芯片整體版圖如圖10 所示，尺寸為800 um×1000 um。芯片在foundry 流片后，使用QFN68 進(jìn)行封裝。

圖10 整體模塊版圖

在版圖設(shè)計(jì)過(guò)程中，考慮到設(shè)計(jì)的用途，對(duì)版圖進(jìn)行了優(yōu)化，包括電路中的信號(hào)線(xiàn)采用適當(dāng)?shù)膶挾炔⑶易呔€(xiàn)要盡量短，減小寄生參數(shù)；偏置電路的位置要避開(kāi)電路的敏感器件；在電流源陣列布局時(shí)，考慮不同電流源的權(quán)重不同，將電流源陣列采用共質(zhì)心布局來(lái)減小失配。

同時(shí)，為了防止發(fā)生單粒子閂鎖，DAC 模塊的版圖設(shè)計(jì)時(shí)加入了抗輻照考慮，采取以下措施：1)在晶體管周?chē)黾颖Ｗo(hù)環(huán)；2)盡量讓NMOS 靠近VSS，PMOS 靠近VDD，使NMOS和PMOS 晶體管之間保持足夠大的距離；3)在晶體管四周密集排布阱接觸孔，減小接觸孔與晶體管有源區(qū)的距離。

5 電路測(cè)試

在實(shí)驗(yàn)室進(jìn)行DAC 的測(cè)試，測(cè)試現(xiàn)場(chǎng)如圖11所示。通過(guò)改變DAC 的輸入，來(lái)改變接入DAC電流源電路輸出電流的大小，使DAC 輸出電壓相對(duì)應(yīng)的改變。表1 為低4 位DAC 的測(cè)試數(shù)據(jù)表，由測(cè)試結(jié)果可以看出，低4 位DAC 在輸入偏置電流為3.73 uA 時(shí)，仍可得到合適的輸出，且精度誤差均小于7%，可見(jiàn)其精度好于4 mV。對(duì)用于細(xì)調(diào)的低4 位DAC 輸出數(shù)據(jù)進(jìn)行線(xiàn)性處理，得到其DNL為?0.10～0.09 LSB，INL 為?0.01～0.18 LSB，均小于0.2 LSB，符合設(shè)計(jì)要求。將測(cè)試數(shù)據(jù)的輸入輸出傳輸曲線(xiàn)與理想的輸入輸出傳輸曲線(xiàn)進(jìn)行對(duì)比，對(duì)比圖如圖12 所示。由測(cè)試數(shù)據(jù)可得此設(shè)計(jì)噪聲低，精度高，動(dòng)態(tài)范圍大，各參數(shù)均符合設(shè)計(jì)的要求。因此，本文通過(guò)組合兩個(gè)4 位DAC，分別進(jìn)行粗細(xì)閾值調(diào)節(jié)，來(lái)實(shí)現(xiàn)一個(gè)8 位DAC 閾值調(diào)節(jié)的方法是具有可行性的。

圖11 測(cè)試現(xiàn)場(chǎng)圖

圖12 低4 位DAC 理想和測(cè)試的輸入輸出傳輸曲線(xiàn)對(duì)比圖

表1 低4 位DAC 測(cè)試數(shù)據(jù)表

測(cè)試結(jié)果表明，本文的設(shè)計(jì)具有良好的線(xiàn)性，但也仍然存在誤差。經(jīng)過(guò)分析，誤差產(chǎn)生的原因主要在偏置電路的結(jié)構(gòu)設(shè)計(jì)上，形成電流源陣列的晶體管需要的偏置電流過(guò)小，測(cè)試時(shí)實(shí)現(xiàn)起來(lái)較難，會(huì)造成一定的誤差，可以通過(guò)優(yōu)化和改進(jìn)偏置電路的結(jié)構(gòu)來(lái)設(shè)置合適的偏置電流，減小由這一原因帶來(lái)的誤差。

6 結(jié) 束 語(yǔ)

本文介紹了可適用于PSD 陣列探測(cè)器讀出ASIC芯片中的閾值產(chǎn)生單元模塊的設(shè)計(jì)與實(shí)現(xiàn)。利用0.18 um CMOS 工藝實(shí)現(xiàn)了該單元電路的原理設(shè)計(jì)、版圖設(shè)計(jì)、前后仿真和最終的芯片流片。并對(duì)流片成功的芯片進(jìn)行了實(shí)驗(yàn)室測(cè)試，結(jié)果表明其DAC 的積分非線(xiàn)性、微分非線(xiàn)性、輸出誤差、閾值范圍、噪聲等性能良好。該單元電路能夠?yàn)樽x出ASIC 芯片內(nèi)的甄別電路提供可調(diào)節(jié)的閾值電壓；通過(guò)高4 位DAC 結(jié)合低4 位DAC，實(shí)現(xiàn)粗細(xì)閾值的調(diào)節(jié)，達(dá)到較好的調(diào)節(jié)精度；并且版圖面積小，功耗低，易于集成。本文研究為后續(xù)VLAST中PSD 前端讀出ASIC 芯片的整體設(shè)計(jì)提供了重要技術(shù)保障，也為讀出ASIC 芯片中慢控模塊的設(shè)計(jì)積累了相關(guān)經(jīng)驗(yàn)。