張春茗，楊 添，王一平

(西安郵電大學 電子工程學院，陜西 西安 710121)

模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)和數(shù)模轉(zhuǎn)換器(Digital-to-Analog Converter,DAC)作為模擬信號和數(shù)字信號相互轉(zhuǎn)換的關(guān)鍵部件被廣泛應用在航空航天、醫(yī)療儀器和移動通信領(lǐng)域[1-2]。隨著應用的迅速增長，對ADC和DAC轉(zhuǎn)換速率和精度的要求快速增長，這對轉(zhuǎn)換器接口的數(shù)據(jù)傳輸速率、傳輸效率和傳輸穩(wěn)定性有了更高的要求[3]。為了滿足這些需求，聯(lián)合電子設(shè)備工程委員會(Joint Electron Device Engineering Council,JEDEC)發(fā)布了其數(shù)據(jù)轉(zhuǎn)換器的串行接口標準(JEDEC Standard Serial Interface Data Converters No.204，JESD204)。

JEDEC發(fā)布的JESD204協(xié)議有A、B和C三個版本[4]。與互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)信號和低壓差分信號(Low-Voltage Differential Signaling,LVDS)并行接口協(xié)議相比JESD204B版協(xié)議有著單通道傳輸速度高、印制線路板(Printed Circuit Board,PCB)布線設(shè)計簡單等優(yōu)點[5-6]，被廣泛應用于高速轉(zhuǎn)換器接口的設(shè)計中。

目前，對JESD204的研究主要集中在應用方面，即其內(nèi)部電路的實現(xiàn)方法，例如，文獻[7]采用控制信息與數(shù)據(jù)信息并行處理的方法設(shè)計了JESD204B接收系統(tǒng)中的同步電路。文獻[8]采用極性信息簡化編碼技術(shù)實現(xiàn)了JESD204B中8B/10B編碼電路的設(shè)計。文獻[9]基于JESD204B協(xié)議設(shè)計了適用于3 Gbit/s 12位模數(shù)轉(zhuǎn)換器ADC的接口電路。但是，JESD204B有著單通道數(shù)據(jù)傳輸率不能超過12.5 Gbps的限制，在實現(xiàn)更高帶寬的數(shù)據(jù)傳輸時，需要更多的通道數(shù)，增加了布局布線的難度，無法支持實現(xiàn)尺寸較小的解決方案。

相比于JESD204B協(xié)議，JESD204C協(xié)議將所支持的單通傳輸速率提升到了32 Gbps，有效數(shù)據(jù)傳輸效率提升到97%，這意味著可以用更少的通道來完成數(shù)據(jù)的傳輸，更少的互連可以簡化布局布線，支持實現(xiàn)尺寸更小的解決方案[10-11]。JESD204C協(xié)議發(fā)布后很快被國外的轉(zhuǎn)換器制造商應用于實際，例如，德州儀器(Texas Instruments,TI)公司發(fā)布的ADC12QJ1600和亞德諾半導體技術(shù)有限公司(Analog Devices Inc,ADI)發(fā)布的AD9081均采用JESD204C接口。目前，國內(nèi)對于JESD204C接口的應用和研究進展較慢，有待進一步深入。

JESD204C協(xié)議支持的單通道傳輸速率和有效數(shù)據(jù)傳輸速率比JESD204B協(xié)議高的原因之一是增加了對64 B/66 B鏈路層的支持。該鏈路層規(guī)定了新的數(shù)據(jù)同步機制、加擾機制和數(shù)據(jù)校驗機制。采用何種方法實現(xiàn)這些新規(guī)定的機制，影響著接收端64 B/66 B鏈路層電路的整體性能。

本文擬提出一種64 B/66 B鏈路層電路的設(shè)計方案。在頭同步功能實現(xiàn)過程中，通過增加位數(shù)據(jù)滑動狀態(tài)(SH_SLIP)的方法，來完成并行數(shù)據(jù)中同步頭序列的檢測，以減小電路設(shè)計的復雜度。擬采用并行設(shè)計思想，完成解擾電路和12位循環(huán)冗余校驗(12-bit Cyclic Redundancy Check,CRC12)電路的設(shè)計，以滿足接收端64 B/66 B層以塊為單位進行數(shù)據(jù)處理的要求。

1 64 B/66 B鏈路層協(xié)議解析

JES204C協(xié)議中的64 B/66 B鏈路層分為發(fā)送端和接收端。發(fā)送端通過給64位樣本加擾數(shù)據(jù)添加同步頭的方式，將負載數(shù)據(jù)以塊、多塊和擴展多塊的數(shù)據(jù)格式發(fā)送給接收端。接收端通過頭同步、多塊同步、擴展多塊同步、解擾、冗余校驗等操作來完成發(fā)送端64 B/66 B鏈路層傳輸數(shù)據(jù)的恢復[12]。66位數(shù)據(jù)塊由2位同步頭后接64位樣本加擾數(shù)據(jù)構(gòu)成[13]，其結(jié)構(gòu)示意圖如圖1所示。其中，SH表示2位同步頭；S0到S7表示由8個8位字節(jié)所構(gòu)成的64位樣本加擾數(shù)據(jù)。

圖1 66位塊數(shù)據(jù)結(jié)構(gòu)

同步頭由同步字中的同步位映射而來，同步位值為1時所對應的同步頭為10，同步位值為0時所對應的同步頭為01。一個同步字有32個同步位，它包含有多塊尾序列、擴展多塊尾標記位、命令字和多塊數(shù)據(jù)的校驗碼。根據(jù)包含校驗碼或命令字位寬的不同，可將同步字分為獨立命令通道同步字、12位循環(huán)冗余校驗碼(12-bit Cyclic Redundancy Check,CRC12)同步字、3位循環(huán)冗余校驗碼(12-bit Cyclic Redundancy Check,CRC3)同步字和前項糾錯(Forward Error Correction,FEC)碼同步字，用戶可根據(jù)電路所支持的檢錯機制來選擇對應類型的同步字生成格式。

設(shè)計所支持的檢錯機制為CRC12冗余校驗，其同步字(S_word)映射格式如表1所示，表中CRC12為前一個多塊數(shù)據(jù)的12 bit冗余校驗碼。CMD為7 bit命令字信號。EOEMB為擴展多塊尾標記位，當EOEMB值為1時，表明當前多塊為擴展多塊；后5位的00001序列為多塊尾序列[13]。

表1 12位循環(huán)冗余校驗碼同步字映射格式

2 接收端64 B/66 B鏈路層電路設(shè)計

采用自頂而下的設(shè)計方法，進行接收端64 B/66 B鏈路層電路的設(shè)計，設(shè)計的電路架構(gòu)示意如圖2所示。該電路包括速箱模塊(Gearbox)、頭同步模塊(SH_aligment)、同步頭處理模塊(Head_handler)、解擾模塊(Descramble)、CRC12校驗模塊(Crc_mismatch)、數(shù)據(jù)緩沖器模塊(Buffer)和緩沖器控制模塊(Buffer_controller)。

圖2 接收端鏈路層電路架

2.1 變速箱設(shè)計

物理層與鏈路層之間的數(shù)據(jù)傳遞通過變速箱來完成。變速箱主要功能是將64 bit數(shù)據(jù)轉(zhuǎn)換成66 bit數(shù)據(jù)。變速箱包括異步先進先出(First Input First Output,FIFO)存儲器模塊和位寬轉(zhuǎn)換模塊[14]。異步FIFO模塊進行數(shù)據(jù)的跨時鐘域傳輸，位寬轉(zhuǎn)換模塊進行讀寫數(shù)據(jù)位寬的轉(zhuǎn)換以及剩余數(shù)據(jù)位的處理。

位寬轉(zhuǎn)換模塊由兩個移位寄存器、一個計數(shù)器和一個選擇器構(gòu)成。在寫時鐘域內(nèi)，寄存器對輸入數(shù)據(jù)進行兩級寄存，使得位寬轉(zhuǎn)換電路可以在同一時刻對128 bit數(shù)據(jù)進行采樣處理。計數(shù)器在接收到第一個數(shù)據(jù)時開始計數(shù)，計數(shù)周期為32。選擇器根據(jù)計數(shù)值從128 bit數(shù)據(jù)中選擇66 bit數(shù)據(jù)輸出，以此完成64 bit數(shù)據(jù)到66 bit數(shù)據(jù)的轉(zhuǎn)換，不同計數(shù)值所對應的選擇輸出位如圖3所示，圖中d1表示一級寄存器的緩存數(shù)據(jù)，d2表示二級寄存器中的緩存數(shù)據(jù)，cnt表示計數(shù)器的計數(shù)值。

圖3 輸出位選擇示意

當計數(shù)值為31時，33個64 bit數(shù)據(jù)已被完全轉(zhuǎn)換為32個66 bit數(shù)據(jù)并進行輸出。當計數(shù)值為32時，二級寄存器中的數(shù)據(jù)d2是計數(shù)值為31時一級寄存器中的數(shù)據(jù)，此時，從d2中選取的任何兩位數(shù)據(jù)與一級寄存器中的數(shù)據(jù)d1構(gòu)成的66位數(shù)據(jù)均為錯誤數(shù)據(jù)(此時選擇器的輸出值可隨意給定)，即當計數(shù)值為32時，異步FIFO的寫信號寫使能信號均需置為無效，阻止無意義的數(shù)據(jù)的寫入，確?？鐣r鐘域數(shù)據(jù)的正確性。

2.2 頭同步電路設(shè)計

變速箱所轉(zhuǎn)換的66位塊數(shù)據(jù)中有效同步頭的位置是不確定的，它可能在塊數(shù)據(jù)中的任何比特位。若不滿足JESD204C協(xié)議所定義的塊數(shù)據(jù)格式，則接收端64 B/66 B鏈路層電路無法進行后續(xù)的數(shù)據(jù)處理。因此，需要頭同步電路從66位并行數(shù)據(jù)中找出有效同步頭的位置，恢復出正確的塊數(shù)據(jù)。根據(jù)協(xié)議中所規(guī)定的頭同步達成條件，頭同步電路中有SH_INIT狀態(tài)、SH_HUNT狀態(tài)、SH_LOCK狀態(tài)和SH_SLIP狀態(tài)4個工作狀態(tài)，它們之間的轉(zhuǎn)移過程示意圖如圖4所示。

圖4 并行數(shù)據(jù)頭同步狀態(tài)轉(zhuǎn)移過程

鏈路復位后，電路進入SH_INIT狀態(tài)。在此狀態(tài)下，電路對塊數(shù)據(jù)中同步位上的同步頭序列進行檢測，并對檢測到的無效同步頭序列進行計數(shù)。當檢測到的無效同頭序列累計到2 048個時，若還未檢測到有效同頭序列，則電路進入SH_SLIP狀態(tài)；當檢測到有效同步頭序列且無效同步頭序列累計檢測個數(shù)小于2 048時，電路進SH_HUNT狀態(tài)。

在SH_HUNT狀態(tài)下，電路繼續(xù)對塊數(shù)據(jù)中同步位上的同步頭序列進行檢測，并對檢測到的有效同步頭序列進行連續(xù)計數(shù)。若檢測到64個連續(xù)有效的同步頭序列，則電路進入SH_LOCK狀態(tài)；若未檢測到64個連續(xù)有效的同步頭序列，則電路進入SH_SLIP狀態(tài)。

在SH_LOCK狀態(tài)下，電路繼續(xù)對塊數(shù)據(jù)中同步位上的同步頭序列進行檢測，并對檢測到的無效同步頭序列進行計數(shù)。若檢測到的無效同步頭序列累計有16個，則電路進入SH_SLIP狀態(tài)。

在SH_SLIP狀態(tài)下，對同步頭序列位置指示計數(shù)器加1，并將新指定的同步頭序列挪移到塊數(shù)據(jù)的同步位上，即塊數(shù)據(jù)的最低位，新指定同步頭序列后的數(shù)據(jù)依次向前挪移。挪移完成后，電路再次轉(zhuǎn)移到SH_INIT狀態(tài)。

2.3 同步頭處理電路設(shè)計

同步頭處理電路的功能包括擴展多塊同步、校驗碼轉(zhuǎn)換和錯誤多塊尾序列檢測等。同步頭處理電路包括EMB_INIT狀態(tài)、EMB_HUNT狀態(tài)和EMB_LOCK狀態(tài)等3個工作狀態(tài)，它們之間的狀態(tài)跳轉(zhuǎn)過程示意圖如圖5所示。

圖5 同步頭處理電路跳轉(zhuǎn)過程

系統(tǒng)復位后，電路進入EMB_INIT狀態(tài)。在此狀態(tài)下，電路對同步頭中包含的擴展多塊尾序列(EOEMB=100001)進行監(jiān)測，若在同步頭鎖定信號有效的情況下監(jiān)測到擴展多塊尾序列，則進入EMB_INIT狀態(tài)。

在EMB_HUNT狀態(tài)下，電路對擴展尾部位上的序列值進行檢測，若在4個連續(xù)的擴展多塊尾部位檢測到4個有效的擴展多塊尾序列，則說明擴展多塊同步完成，電路進入EMB_LOCK狀態(tài)；若在擴展多塊尾部位檢測到無效的擴展多塊尾序列，則進入EMB_INIT階段。

在EMB_LOCK狀態(tài)下，接收數(shù)據(jù)中多塊尾和擴展多塊尾的位置已經(jīng)確定，電路可以從同步頭中恢復出相應的多塊冗余校驗碼，對接收數(shù)據(jù)進行冗余校驗。另外，在EMB_LOCK狀態(tài)下，繼續(xù)對多塊尾和擴展多塊尾部位上的序列值進行監(jiān)測，并對監(jiān)測到的無效擴展多塊尾序列進行計數(shù)，若累計監(jiān)測到8個無效擴展多塊尾，則電路進入EMB_INIT狀態(tài)。

2.4 CRC12校驗電路設(shè)計

JESD204C協(xié)議規(guī)定64 B/66 B鏈路層必須支持使用CRC12校驗碼對數(shù)據(jù)傳輸中出現(xiàn)錯誤的監(jiān)測，12位循環(huán)冗余校驗碼生成多項式為

G(x)=x12+x9+x3+x2+x+1

(1)

其中：x12、x9、x3、x2和x分別表示第12級、第9級、第3級、第2級和第1級寄存器反饋線；常數(shù)1表示輸入數(shù)據(jù)存在反饋。

發(fā)送端計算每個多塊數(shù)據(jù)的12位冗余校驗碼并映射到同步頭中傳輸?shù)浇邮斩?，接收端CRC12校驗電路對接收到的多塊數(shù)據(jù)進行12位冗余校驗碼的計算并與從同步頭中接收到的冗余校驗碼進行對比。若CRC12校驗碼不一致，則說明接收到的數(shù)據(jù)至少存在一位錯誤，觸發(fā)錯誤標志。

CRC12校驗碼有串行與并行兩種計算方式[15-16]。單獨使用并行或串行方式來完成多塊數(shù)據(jù)冗余校驗碼計算，都不足以滿足64 B/66 B鏈路層電路的數(shù)據(jù)處理格式，為此，采用串并結(jié)合的方式來完成多塊數(shù)據(jù)冗余校驗碼計算電路的設(shè)計。設(shè)計電路在一個時鐘周期內(nèi)進行64位并行數(shù)據(jù)的冗余校驗碼計算，然后，連續(xù)計算32次64位并行數(shù)據(jù)的冗余校驗碼，第32次計算所得的冗余校驗碼為多塊數(shù)據(jù)的冗余校驗碼，即在多塊尾對計算所得的冗余校驗碼進行取值。

塊負載數(shù)據(jù)的并行計算方式由串行計算方式迭代64次所得，串行計算方式中處理j+1位數(shù)據(jù)后CRC寄存器中的值由處理j位數(shù)據(jù)后CRC寄存器的值、多項式系數(shù)值和處理數(shù)據(jù)值進行邏輯運算得到，邏輯運算關(guān)系表達式為

(2)

其中：Ci,j+1(j=0,1,2,…,63;i=0,1,2,…,12)表示處理完j+1位數(shù)據(jù)后CRC寄存器中第i位的值；C11,j表示處理完j位數(shù)后CRC寄存器中第11位的值，dj+1為第j+1位輸入數(shù)據(jù)；gi為多項式系數(shù)；Ci-1,j表示處理完j位數(shù)后占據(jù)CRC寄存器中第i-1位的值。

2.5 解擾電路設(shè)計

JESD204C協(xié)議中64 B/66 B鏈路層所采用的自同步加解擾多項式為

G(x)=x58+x39+1

(3)

其中：x58和x39分別表示第58級和第39級寄存器反饋線；常數(shù)1表示輸入數(shù)據(jù)存在反饋。

解擾電路有串行擾碼方式和并行擾碼兩種方式[17]。64 B/66 B鏈路層中待解擾數(shù)據(jù)位寬為64位且數(shù)據(jù)傳輸數(shù)率需要達到32 Gbps，串行解擾方式難以滿足要求，為此采用并行解擾的方式來等效實現(xiàn)，以滿足鏈路層對數(shù)據(jù)傳輸速率的要求。設(shè)計的64位并行解擾電路架構(gòu)示意圖如圖6所示。

圖6 64位并行加擾電路架構(gòu)

64位并行加擾電路由串行加擾電路遞推所得。圖6中的S1n、S1m和S1k(n、m、k=0,1,2,…,63)分別表示上一時刻接收到的并行加擾數(shù)據(jù)中的第n、m和k位；Sn、Sm和Sk表示當前時刻接收到的并行加擾數(shù)據(jù)中的第n、m和k位；Dn表示當前時刻64位解擾數(shù)據(jù)中的第n位。當前時刻64位解擾數(shù)據(jù)中的第n位與當前時刻和上一時刻接收到并行加擾數(shù)據(jù)中的第n、m和k位的關(guān)系可以表示為

2.6 彈性緩沖電路設(shè)計

彈性緩沖電路位于64 B/66 B鏈路層的各個通道之中，其控制并實現(xiàn)鏈路的多通道對齊功能。彈性控制電路監(jiān)測電路各個通道的有效擴展多塊尾序列。當檢測到某個通道的有效擴展多塊尾后，就將對應該通道的彈性緩沖使能置為有效，隨后，彈性緩沖電路開始緩沖各自通道的解擾數(shù)據(jù)。當所有通道的彈性緩沖使能均有效時，彈性緩沖控制器電路將彈性緩沖器的釋放使能置為有效，各個通道的彈性緩沖器均在同一時刻釋放所緩存的數(shù)據(jù)，從而實現(xiàn)多通道數(shù)據(jù)對齊功能。

3 仿真與綜合

3.1 仿真驗證

為了驗證設(shè)計電路的功能，使用verilog語言對JESD204C協(xié)議中發(fā)送端64 B/66 B鏈路層和C類物理子層的功能進行行為級建模，并且與設(shè)計的接收端64 B/66 B鏈路層電路進行回環(huán)對接驗證。在VCS上搭建驗證平臺，驗證平臺架構(gòu)如圖7所示。其中，Input_sign_generate模塊被用于提供并行數(shù)據(jù)流和時鐘信號。Tx_64B/66B_link_layer和Phy_layer模塊被用于模擬發(fā)送端64B/66B鏈路層和物理層的電路功能。Rx_64B/66B_ link_layer為設(shè)計的電路。

圖7 驗證平臺架構(gòu)圖

采用以下兩種方式進行對比驗證，確保功能驗證的完備性。

驗證1將接收端恢復數(shù)據(jù)與發(fā)送端輸入數(shù)據(jù)進行對比，以驗證收發(fā)數(shù)據(jù)是否一致。

驗證2人為構(gòu)造負載數(shù)據(jù)傳輸錯誤、同步頭傳輸錯誤和擴展多塊尾序列傳輸錯誤，以驗證接收端64 B/66 B鏈路層電路能否完成傳輸錯誤的檢測與處理。

驗證方式1中，發(fā)送端和接收端64 B/66 B鏈路層仿真驗證波形圖分別如圖8和圖9所示。圖8中tx_data_L0與tx_data_L1分別為輸入到發(fā)送端鏈路層的64位并行數(shù)據(jù)。L0_phy_data與L1_phy_data為經(jīng)過發(fā)送端鏈路層處理過后送入發(fā)送端物理層的通道數(shù)據(jù)。圖9中的L0_phy_data與L1_phy_data為接收端物理層發(fā)送到接收端鏈路層的通道數(shù)據(jù)。Rx_L0_data與Rx_L1_data為接收端恢復的64位有效數(shù)據(jù)?？梢钥闯觯l(fā)送端在20.30 ns時輸入的數(shù)據(jù)，接收端64B /66 B鏈路層在22.45 ns時正確恢復并且雙通道數(shù)據(jù)對齊，通過驗證。

圖8 發(fā)送端64B/66B鏈路層仿真驗證波形圖

圖9 接收端64B/66B鏈路層仿真驗證波形圖

驗證方式2中，人為構(gòu)造負載數(shù)據(jù)傳輸錯誤后的仿真驗證波形圖如圖10所示。圖中crc12_calculated_prev為接收端通過接收數(shù)據(jù)計算出來的冗余校驗碼，crc12-received接收到的冗余校驗碼，eomb為多塊尾標記信號，event_crc12_ mismatch為數(shù)據(jù)傳輸錯誤標記信號。人為插入錯誤數(shù)據(jù)后，多塊尾處crc12_calculated_prev值與crc12 -received值不同，負載數(shù)據(jù)傳輸錯誤被檢測?？梢钥闯觯邮斩?4 B/66 B鏈路層電路能夠完成傳輸錯誤的檢測與處理，通過了驗證。

圖10 傳輸錯誤后的仿真驗證波形

3.2 綜合結(jié)果

在Synopsys 公司的Design Compiler平臺上，采用臺灣積體電路制造股份有限公司(Taiwan Semiconductor Manufacturing Company,TSMC)90 nm互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)工藝對接收端64 B/66 B鏈路層電路進行綜合，鏈路層電路參數(shù)如表2所示。設(shè)計電路的最大工作頻率為484 MHz，相對應的時間裕度為0.27 ns，單通道的數(shù)據(jù)傳輸數(shù)率為32 Gbps，達到了JESD204C協(xié)議對64 B/66 B鏈路層傳輸速率的要求。

表2 接收端64 B/66 B鏈路層電路參數(shù)

基于不同高速串行接口協(xié)議所設(shè)計的接收端鏈路層電路參數(shù)如表3所示，可以看出，相較于文獻[18]和文獻[19]的方法，設(shè)計的接收端64 B/66 B鏈路層電路面積較小、有效數(shù)據(jù)傳輸速率和單通道傳輸速率較高。這是因為，接收端64 B/66 B鏈路層電路在完成鏈路同步功能時，僅需要對2 bit的同步頭進行序列檢測即可實現(xiàn)，從而減小了比較器資源的使用和電路面積。另外，電路按塊格式處理數(shù)據(jù)，塊數(shù)據(jù)中用于同步的非樣本數(shù)據(jù)僅占2 bit，使得有效數(shù)據(jù)的傳輸效率達到96.97%，雖然電路使用較為落后的工藝實現(xiàn)，但是其最大的工作頻率也可達到484 MHz，單個時鐘周期內(nèi)處理數(shù)據(jù)的位寬為66 bit，使得單通道最大數(shù)據(jù)傳輸速率達到了32 Gbps。

表3 不同協(xié)議的接收端鏈路層電路參數(shù)

4 結(jié)語

提出了一種基于JESD204C協(xié)議接收端64 B/66 B鏈路層的完整架構(gòu)以及各個模塊的設(shè)計方法。設(shè)計的接收端64 B/66 B鏈路層的關(guān)鍵模塊包括變速箱、頭同步檢測器、同步頭處理器、解擾器、傳輸錯誤校驗器等。其中，采用位數(shù)據(jù)滑動的方法實現(xiàn)頭同步模塊設(shè)計，采用并行算法設(shè)計解擾模塊和CRC12校驗模塊。仿真與綜合結(jié)果表明，所設(shè)計的接收端64 B/66 B鏈路層電路的性能滿足協(xié)議要求，可用于JESD204C高速串行接口電路設(shè)計中。