夏慶貞，李東澤，常虎東，孫兵，劉洪剛?

（1.中國科學(xué)院微電子研究所 高頻高壓器件與電路研發(fā)中心,北京 100029；2.中國科學(xué)院大學(xué)，北京 100029）

信號發(fā)生器是微波與毫米波雷達系統(tǒng)中的重要部件[1].近幾年，隨著微波毫米波雷達傳感器應(yīng)用需求的增長，低成本與高性能雷達收發(fā)芯片的設(shè)計與實現(xiàn)逐漸成為研究熱點.隨著半導(dǎo)體工藝技術(shù)的發(fā)展，場效應(yīng)晶體管的特征尺寸不斷縮小，器件的截止頻率不斷提高，基于CMOS 工藝的單片微波集成電路（Monolithic Microwave Integrated Circuit，MMIC）為高集成度射頻芯片的實現(xiàn)提拱了解決方案[2-3].Gitae等人[4]采用0.13 μm CMOS 工藝設(shè)計了一款24 GHz發(fā)射芯片，輸出功率為-0.56 dBm.Tan 等人[5]采用90 nm CMOS 工藝設(shè)計24 GHz 發(fā)射芯片時，在螺旋電感的底部加入接地屏蔽層來抑制襯底串擾，電感的品質(zhì)因子（Quality Factor，Q）為14.2，輸出功率為1.34～9.6 dBm.傳統(tǒng)Bulk Si CMOS 工藝襯底的電阻率較低（大概10 Ω·cm），襯底損耗比較嚴重,難以設(shè)計出高Q 的無源器件.與相同技術(shù)節(jié)點的Bulk Si CMOS 工藝相比，SOI CMOS 工藝具有更高的截止頻率、更低的襯底損耗和襯底串擾、良好的溫度穩(wěn)定性.因此，SOI CMOS 工藝非常適合應(yīng)用于雷達收發(fā)芯片領(lǐng)域.2017年，Shopov 等人[6]采用45 nm SOI CMOS 工藝實現(xiàn)了一款60 GHz 低功耗雷達收發(fā)芯片，輸出功率為-7 dBm，可用于高精度距離探測和速度探測.

本文基于90 nm SOI CMOS 工藝，通過設(shè)計一種無輸出阻抗匹配網(wǎng)絡(luò)Stacked-FET 功率放大器(Power Amplifier，PA)，提高輸出功率.通過底層空置Dummy 金屬的方法改善阻抗匹配網(wǎng)絡(luò)和諧振網(wǎng)絡(luò)中螺旋電感的Q 值，減小無源器件的損耗，實現(xiàn)一款具有高輸出功率的24 GHz 信號發(fā)生器電路.

1 電路分析與設(shè)計

1.1 24 GHz 信號發(fā)生器的電路結(jié)構(gòu)

在24 GHz 信號發(fā)射系統(tǒng)中，通常由一個壓控振蕩器（Voltage Controlled Oscillator，VCO）產(chǎn)生基頻振蕩信號，并通過PA 將信號放大到需要的功率水平.

如圖1 所示，所設(shè)計的信號發(fā)生器包括一個24 GHz VCO 和兩個24 GHz 頻段的PA 單元，PA 中的匹配網(wǎng)絡(luò)采用共面波導(dǎo)（Coplanar Wave Guide，CPW）傳輸線進行設(shè)計.在VCO 與PA 之間插入LC 匹配網(wǎng)絡(luò)以改善模塊電路之間的功率傳輸效率.基于低損耗高頻印刷電路板（Printed Circuit Board，PCB）的微帶環(huán)形混合網(wǎng)絡(luò)已廣泛用于微波系統(tǒng)中差分信號的合成，因此，在本設(shè)計中，不再設(shè)計額外的片上巴倫器件，以實現(xiàn)更小的芯片面積.

圖1 信號發(fā)生器電路的結(jié)構(gòu)Fig.1 Architecture of signal generator

1.2 模塊電路的設(shè)計

1.2.1 Stacked-FET PA 分析與設(shè)計

CMOS 工藝中的MOSFET 器件具有較小的擊穿電壓，較大的膝點電壓（Vknee）以及較小的電流密度，這些特點限制了CMOS PA 的飽和輸出功率（Psat）.功率合成技術(shù)與Stacked-FET 技術(shù)是目前兩種常用的提高Psat的方法.與功率合成技術(shù)相比，基于Stacked-FET 技術(shù)的PA 所需芯片面積較小，并且易于實現(xiàn)寬帶阻抗匹配，進行寬帶PA 設(shè)計.

共源共柵結(jié)構(gòu)的PA 具有較高增益，然而共源共柵PA 的共柵管與共源管的漏源電壓擺幅分配不均衡，特別是在放大器的輸出功率接近或達到飽和時，共柵管的漏源電壓擺幅大于共源管的漏源電壓擺幅，極易使共柵管擊穿，從而降低電路的可靠性[7].

圖2 為Dabag 等人[8]提出的一種Stacked-FET PA 的設(shè)計方法，首先計算單個晶體管的最佳負載阻抗（Ropt），通過調(diào)整Stacked 晶體管柵極所接電容，將晶體管漏極的負載阻抗調(diào)整為Ropt的倍數(shù)，使每個晶體管具有相同的漏源電壓擺幅，提高PA 的Psat以及在高功率工作狀態(tài)下的可靠性.

偏置在A 類工作模式的PA，具有較高的線性度和Psat.對于偏置在A 類的晶體管，可以基于負載線的方法計算其最佳負載阻抗，表達式如下：

式中：Vmax為最大漏源電壓擺幅；Imax為最大漏極電流.基于Load-line 的方法計算出來的最佳負載阻抗只有實部，沒有虛部.單個晶體管的最大輸出功率的計算表達式如下：

短距離民用微波與毫米波雷達傳感器對輸出功率的要求通常在10 dBm 左右，基于Stacked-FET 結(jié)構(gòu)的PA 可以達到這一功率要求.

圖2 Stacked-FET 結(jié)構(gòu)Fig.2 Stacked-FET architecture

基于上述理論分析，在滿足輸出功率需求的前提下，通過優(yōu)化晶體管的尺寸調(diào)整功率輸出級單個晶體管的Ropt，使n-Stacked-FET 結(jié)構(gòu)的漏端負載阻抗nRopt接近標準50 Ω 負載阻抗，進而省略輸出阻抗匹配網(wǎng)絡(luò)，進行無輸出阻抗匹配網(wǎng)絡(luò)PA 的設(shè)計，該設(shè)計方法有利于實現(xiàn)較小的芯片面積.

基于上述原理，設(shè)計單端兩級2-Stacked-FET PA，圖3 為2-Stacked-FET PA 的原理圖，其中輸出級采用2-Stacked-FET 結(jié)構(gòu)，由兩個晶體管堆疊而成；驅(qū)動級采用單個晶體管的共源結(jié)構(gòu).

圖3 2-Stacked-FET PA 的原理圖Fig.3 Schematic of 2-Stacked-FET PA

通過仿真可知，當功率輸出級單個晶體管的柵寬為100 μm 時，用公式（1）計算出來的最佳負載阻抗為26.25 Ω，晶體管M3 的漏極所需負載阻抗為52.5 Ω，該阻抗值非常接近標準的50 Ω 負載阻抗，故無需設(shè)計輸出阻抗匹配網(wǎng)絡(luò).

將晶體管M3 的漏極負載阻抗設(shè)置為50 Ω，通過調(diào)節(jié)Stacked 晶體管M3 的柵極所接電容，使功率輸出級中從Stacked 晶體管的源極看上去的阻抗為單個晶體管的最佳負載阻抗26.25 Ω，進而使功率輸出級的漏源擺幅電壓均衡分配在共源管與Stacked晶體管上.通過調(diào)節(jié)Stacked 管的柵極所接電容來調(diào)節(jié)共源晶體管負載阻抗Z1的原理圖如圖4 所示.

圖4 用于調(diào)節(jié)共源晶體管負載阻抗的原理圖Fig.4 Schematic for tuning the load impedance of common-source MOSFET

采用CPW 傳輸線設(shè)計輸入阻抗匹配網(wǎng)絡(luò)和級間阻抗匹配網(wǎng)絡(luò)，保證驅(qū)動級的輸出1 dB 壓縮點比功率級的輸入1 dB 壓縮點大3 dB，防止PA 提前進入壓縮狀態(tài)；通過減小各級輸入晶體管柵極所接偏置電阻來提高PA 的穩(wěn)定性.

1.2.2 24 GHz class-A 交叉耦合壓控振蕩器

LC 交叉耦合結(jié)構(gòu)的VCO 易于起振，廣泛應(yīng)用于微波與毫米波頻率源的設(shè)計[9].通常，class-C 結(jié)構(gòu)的VCO 可以實現(xiàn)較低的相位噪聲，但是需要在一個核心振蕩管的柵極與另一個核心振蕩管的漏極之間引入隔直電容，以給核心振蕩管的柵極提供額外的偏置電壓.隔直電容加在反饋環(huán)路上，使VCO 加電后達到穩(wěn)定振蕩狀態(tài)的時間變長，不利于低功耗短脈沖多普勒雷達的實現(xiàn)[10].class-A 結(jié)構(gòu)的VCO，其核心振蕩管的柵極與漏極通過交叉耦合結(jié)構(gòu)直接相連，可以實現(xiàn)較短的起振時間.如圖5 所示，本設(shè)計中的24 GHz 基頻振蕩VCO 采用class-A 結(jié)構(gòu).

VCO 包含一對交叉耦合的核心振蕩晶體管（NC-MOS，PC-MOS），一個LC 諧振網(wǎng)絡(luò)，由共源連接的M1 和M2 構(gòu)成的用于隔離負載牽引效應(yīng)的緩沖放大器，以及調(diào)節(jié)晶體管偏置狀態(tài)的可變電流源I.振蕩頻率計算公式為：式中：L 為諧振網(wǎng)絡(luò)中的電感；Cfix為包括各種寄生電容在內(nèi)的固定電容值；Cvar為變?nèi)莨艿娜葜?由公式（3）可知，核心振蕩晶體管尺寸確定并兼顧諧振網(wǎng)絡(luò)Q 值的情況下，所用電感的感值越小，可采用的變?nèi)莨茉酱?，則調(diào)諧范圍越寬.因此，在本設(shè)計中，采用直徑為90 μm 的單圈對稱式螺旋電感來獲得較大的調(diào)諧范圍.

圖5 24 GHz VCO 的原理圖Fig.5 Schematic of 24 GHz VCO

根據(jù)交叉耦合VCO 的理論，大的晶體管可以提供更大的跨導(dǎo)，使VCO 更容易起振.但是，由于大的晶體管會引入更大的Cfix，壓縮可用調(diào)諧范圍.因此，在確定核心振蕩晶體管的尺寸時，需要對上述指標折衷考慮.優(yōu)化后核心振蕩晶體管的柵寬為50 μm.

1.3 Dummy 金屬對螺旋電感的影響

在CMOS 工藝加工過程中，通常需要在芯片版圖上放置一些與電路無關(guān)的器件或金屬單元，以減小加工過程中的工藝偏差，稱為Dummy.其中，放置金屬單元的目的是增大芯片上走線比較稀疏的區(qū)域的金屬密度以達到一定的要求，防止后續(xù)加工過程中出現(xiàn)刻蝕不足或刻蝕過度的情況.在MMIC 中，Dummy 金屬對微波電路元器件影響較大，如增大寄生電容、引入額外的損耗、降低電感的品質(zhì)因子等[11].螺旋電感是LC 匹配網(wǎng)絡(luò)與LC 諧振網(wǎng)絡(luò)中用到的關(guān)鍵元件，其Q 值對MMIC 的性能有重要影響.

圖6 為底層不帶Dummy 的螺旋電感和底層帶Dummy 的螺旋電感.圖7 為對上述螺旋電感進行仿真得到的電感值和Q 值.在高頻頻段，底層帶Dummy 的螺旋電感比底層不帶Dummy 的螺旋電感的電感值更小，Q 值更低.在24 GHz 處，電感值減小了3 pH，Q 值減小了4.92.螺旋電感Q 值變差，在VCO 設(shè)計中會降低LC 諧振網(wǎng)絡(luò)的Q 值，進而惡化相位噪聲.在LC 匹配網(wǎng)絡(luò)設(shè)計中則會引入較大的插入損耗.

圖6 無Dummy 的電感和有Dummy 的電感Fig.6 Inductor without dummy fills and inductor with dummy fills

圖7 電感的仿真結(jié)果Fig.7 Simulated results of the inductors

在本文設(shè)計中，為了獲得盡可能準確的仿真模型和盡可能高的電路性能，LC 匹配網(wǎng)絡(luò)與LC 諧振網(wǎng)絡(luò)中螺旋電感的正下方區(qū)域不填充Dummy.手動繪制自定義的電感單元，并通過電磁場仿真確定電感的感值.

2 模塊電路的仿真

對于微波與毫米波頻段的集成電路，僅僅通過后仿提參無法得到準確的寄生參數(shù)及各種耦合效應(yīng).本文在仿真過程中，無源元件（電感、電容、傳輸線），采用Momentum 軟件進行電磁場仿真，得到多端口S參數(shù)文件，與晶體管、電阻等其他元件的Spice 模型進行聯(lián)合仿真.

圖8 為PA 的小信號S 參數(shù)（S11，S22，S12，S21），輸出功率（Pout）以及功率附加效率（Power Added Efficiency，PAE）的仿真結(jié)果.S11在23～27 GHz 范圍內(nèi)小于-10 dB，表明輸入端口實現(xiàn)了良好的阻抗匹配，輸出端口未加阻抗匹配網(wǎng)絡(luò)；S22在20～30 GHz 頻段上大概為-4 dB.該PA 可以提供14.6 dB 的小信號增益（Gain），Pout達到13.4 dBm，PAE 的峰值為17.6%.

圖8 PA 的仿真結(jié)果Fig.8 Simulated results of the PA

圖9 為仿真得到的VCO 輸出信號的頻譜和相位噪聲.由圖9 可知，VCO 能夠穩(wěn)定振蕩在24 GHz頻段，在偏1 MHz 處的相位噪聲為-89 dBc/Hz，在偏10 MHz 處的相位噪聲為-115 dBc/Hz.VCO 相位噪聲在偏100 kHz 與1 MHz 之間存在一個拐點，在拐點之前，相位噪聲下降較為平緩，分析可能是由SOI CMOS 工藝中Floating body 類型MOSFET 器件所特有的浮體效應(yīng)引起的低頻Lorentzian 噪聲導(dǎo)致的[12].

圖9 VCO 仿真結(jié)果Fig.9 Simulated results of the VCO

PA 的輸入端口匹配到50 Ω 的源阻抗，因此，在進行信號發(fā)生器芯片設(shè)計時，需要在VCO 與PA 之間插入阻抗匹配網(wǎng)絡(luò)，提高功率傳輸效率.

本文采用L 形LC 結(jié)構(gòu)的阻抗匹配網(wǎng)絡(luò)，圖10為在VCO 的輸出端口加LC 匹配網(wǎng)絡(luò)和不加LC 匹配網(wǎng)絡(luò)S11和S22參數(shù)的仿真結(jié)果.可知，在VCO 的輸出端口添加匹配網(wǎng)絡(luò)之后，S11參數(shù)在21.2～25.6 GHz 范圍內(nèi)低于-10 dB，S22參數(shù)在22.2～25.7 GHz 范圍內(nèi)低于-10 dB.與未加匹配網(wǎng)絡(luò)相比，VCO 在24 GHz 頻點附近的反射系數(shù)得到了很好的改善.

圖10 VCO S11 和S22 參數(shù)仿真結(jié)果Fig.10 Simulated S11 and S22 of VCO

3 測試結(jié)果與分析

本文所設(shè)計的24 GHz 信號發(fā)生器采用90 nm SOI CMOS 工藝流片加工，芯片面積為1.4 mm×1.4 mm.該芯片包含一個24 GHz class-A 結(jié)構(gòu)的VCO，兩個差分放置的Stacked-FET PA 單元，以及模塊電路間的LC 匹配網(wǎng)絡(luò).為了評估模塊電路之間匹配網(wǎng)絡(luò)的性能，對VCO 也進行了加工和測試.

圖11（a）為24 GHz 信號發(fā)生器芯片的顯微照片，圖11（b）為24 GHz VCO 的顯微照片.測試時，將芯片固定在測試用PCB 板上，并通過健合金線為芯片提供偏置電壓和調(diào)諧電壓.在各管腳處放置必要的濾波電容，防止PA 加電后出現(xiàn)低頻振蕩.射頻信號的兩個差分輸出端口（輸出+，輸出-），其中一端通過鍵合線連接至測試板上，負載為50 Ω；另一端通過GSG 探針和同軸線纜連接至頻譜分析儀.

圖11 芯片的顯微照片F(xiàn)ig.11 Micrograph of chips

加電后，VCO 能夠穩(wěn)定起振，PA 能夠穩(wěn)定工作.圖12 為測試得到的信號發(fā)生器輸出信號的頻譜.

圖12 信號發(fā)生器輸出信號的測試頻譜Fig.12 Measured spectrum of the output signal of the signal generator

本文所采用的工藝提供了2.5 V 的變?nèi)莨芷骷虼苏{(diào)諧電壓的范圍可以設(shè)置得寬一些.圖13 為輸出信號的頻率隨調(diào)諧電壓的變化關(guān)系.該信號發(fā)生器芯片能夠穩(wěn)定輸出22.2～24.7 GHz 頻段的信號，中心頻率為23.45 GHz，與24 GHz 相比有所偏移，可能是由工藝偏差導(dǎo)致的，但該信號發(fā)生器的輸出頻率依然覆蓋了國內(nèi)和國際上通用的24 GHz ISM 雷達傳感器的工作頻段，即24～24.25 GHz.

圖13 信號發(fā)生器測得的頻率調(diào)諧范圍Fig.13 Measured frequency tuning range of the signal generator

采用E5052B 信號分析儀和E5053A 變頻器對VCO 的相位噪聲進行測試，圖14 為在VCO 振蕩頻率為22.24 GHz 時測得的相位噪聲.在偏1 MHz 和10 MHz 處，VCO 的相位噪聲分別為-91 dBc/Hz 和-123 dBc/Hz.

在測試輸出功率時，同軸線纜引入的損耗以3 dB 的經(jīng)驗值進行估算.考慮到差分輸出，總輸出功率在單端測試結(jié)果上加3 dB.圖15 為VCO 在相同偏置電壓下，信號發(fā)生器與VCO 輸出功率隨調(diào)諧電壓的變化關(guān)系.信號發(fā)生器的平均輸出功率為8.83 dBm，峰值輸出功率為10.5 dBm.表明插入VCO 與PA 之間的LC 匹配網(wǎng)絡(luò)，在螺旋電感底層不添加Dummy 金屬的情況下，實現(xiàn)了良好的匹配性能.在測試過程中，通過對多個樣品進行測試，均未發(fā)現(xiàn)因局部不填充Dummy 金屬而導(dǎo)致的可靠性問題，表明本文設(shè)計方法具有一定的可行性.

圖14 測得的VCO 的相位噪聲Fig.14 Measured phase noise of the VCO

圖15 信號發(fā)生器與VCO 的輸出功率Fig.15 Output power of signal generator and VCO

表1 給出了本文設(shè)計的測試結(jié)果與其他文獻中結(jié)果的對比.從表1 中可以看出，本文基于SOI CMOS 工藝，通過采用Stacked-FET 結(jié)構(gòu)的功率放大器和高Q 螺旋電感，實現(xiàn)了較高的輸出功率和較寬的頻率調(diào)諧范圍.

表1 本文與其他文獻性能的對比Tab.1 Comparison of performance in this paper with other literatures

4 結(jié)論

本文基于90 nm SOI CMOS 工藝設(shè)計了一款24 GHz 信號發(fā)生器電路.通過優(yōu)化晶體管的尺寸，設(shè)計出無輸出阻抗匹配網(wǎng)絡(luò)的Stacked-FET PA，提高了Psat和MOS 器件大功率工作時的可靠性.通過電磁場仿真分析了Dummy 金屬對螺旋電感性能的影響，在設(shè)計用于LC 諧振網(wǎng)絡(luò)和LC 阻抗匹配網(wǎng)絡(luò)的電感時，去除底層的Dummy 金屬，可提高螺旋電感的Q 值.測試結(jié)果表明，該信號發(fā)生器實現(xiàn)了10.5 dBm的峰值輸出功率，可用于24 GHz 雷達收發(fā)芯片，同時驗證了設(shè)計方法的可行性.