辛?xí)詫帲?范 超， 任 建， 劉 斌

(沈陽(yáng)工業(yè)大學(xué) 信息科學(xué)與工程學(xué)院， 沈陽(yáng) 110870)

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域.一般情況下，產(chǎn)生正弦波都采用頻率合成技術(shù)，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成等[1].

一直以來(lái)直接數(shù)字頻率合成都用FPGA、CPLD、DSP等控制器來(lái)實(shí)現(xiàn)，但局限性比較大，只能用于硬件設(shè)計(jì)，不能作為專(zhuān)用芯片使用，存在電路復(fù)雜、功耗高、分辨率低等缺點(diǎn).本文采用的階梯波產(chǎn)生算法是一種新型的直接數(shù)字頻率合成技術(shù)，算法具有頻率分辨率高、頻率切換速度快、相位連續(xù)、相位噪聲低及頻率穩(wěn)定度高等優(yōu)點(diǎn).既可以配合帶有DAC功能的單片機(jī)使用，又可以作為一種專(zhuān)用芯片使用，具有很強(qiáng)的通用性，是一種新的頻率合成方法.目前所得的頻率合成范圍大約為0～100 Hz[2]，頻率分辨率為1 Hz[3]，而本文設(shè)計(jì)的階梯波產(chǎn)生電路能夠產(chǎn)生1 200、2 200 Hz的頻率，分辨率約為0.000 03 Hz.

1 HART協(xié)議

頻率合成技術(shù)的典型應(yīng)用就是HART協(xié)議儀表.HART協(xié)議在現(xiàn)有的4～20 mA模擬信號(hào)上疊加數(shù)字信號(hào)，屬于模擬系統(tǒng)向數(shù)字系統(tǒng)轉(zhuǎn)變的過(guò)渡產(chǎn)品[4].HART協(xié)議采用Bell 202通信標(biāo)準(zhǔn)的FSK頻移鍵控技術(shù)，傳輸速率為1 200 bit/s.在2FSK中，載波的頻率變化隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化.載波具體表達(dá)式為

(1)

調(diào)制模式下，輸入為1時(shí)，輸出調(diào)制為1 200 Hz的正弦波；當(dāng)輸入為0時(shí)，輸出調(diào)制為2 200 Hz的正弦波.

2 FSK階梯波產(chǎn)生算法及發(fā)送電路

FSK階梯波發(fā)送電路主要由模擬部分和數(shù)字部分組成.數(shù)字部分采用一種階梯波算法產(chǎn)生溫度碼；模擬部分是一種溫度碼DAC，用來(lái)輸出階梯波.

2.1 階梯波產(chǎn)生算法

階梯波產(chǎn)生算法是一種由頻率控制字DIN輸入1或者0來(lái)控制輸出階梯波頻率的算法，輸出頻率表達(dá)式為

(2)

(3)

表1 ∑R計(jì)算結(jié)果及其對(duì)應(yīng)的頻率Tab.1 ∑R calculation results andcorresponding frequency

從表1中可以看出，不分頻和2分頻fout0結(jié)果更加接近2 200 Hz，但是由于頻率過(guò)高系統(tǒng)功耗會(huì)大，所以不宜采用.4分頻和8分頻fout0的結(jié)果比較接近，但是從系統(tǒng)的簡(jiǎn)化程度來(lái)說(shuō)，8分頻時(shí)系統(tǒng)將更簡(jiǎn)單而且功耗低，所以最后采用8分頻時(shí)的∑R0和∑R1值作為DIN為0和1時(shí)的總步長(zhǎng)，δ頻率誤差約為千分之一.本文根據(jù)DAC的分辨率，在0～2π中利用反三角函數(shù)各取30個(gè)相位點(diǎn)Xi(i=1，2，…，30)，各個(gè)步長(zhǎng)是通過(guò)查找Xi+1-Xi值在0～2π所占比例適當(dāng)調(diào)整后確定，具體步長(zhǎng)分配如圖1所示.

2.2 階梯波發(fā)送電路

當(dāng)頻率控制字DIN輸入時(shí)，階梯相位產(chǎn)生器首先判斷是否為0，若是則通知相位累加器；否則產(chǎn)生兩個(gè)脈沖后再通知相位累加器.實(shí)際上階梯相位產(chǎn)生器是一個(gè)數(shù)據(jù)選擇器，選擇每個(gè)階梯的步數(shù)Ri，然后將對(duì)應(yīng)階梯的步數(shù)Ri交給相位累加器.當(dāng)DIN為1，幅值達(dá)到步長(zhǎng)為45時(shí)，相位累加器無(wú)法識(shí)別，因此在這里有個(gè)特殊處理來(lái)保證在833 μs內(nèi)能夠完成一次周期的相位幅值轉(zhuǎn)換.

相位累加器是一個(gè)預(yù)置計(jì)數(shù)器，計(jì)數(shù)器的值是階梯相位產(chǎn)生器下一個(gè)階梯的步長(zhǎng)值，具體計(jì)算過(guò)程如下：

1) 當(dāng)階梯相位產(chǎn)生一個(gè)階梯的步長(zhǎng)時(shí)，相位累加器將對(duì)此階梯步長(zhǎng)做減法計(jì)算.

圖1 連續(xù)相位FSK階梯波發(fā)送電路步長(zhǎng)分配Fig.1 Step size assignment of continuous phase FSK ladder wave transmission circuit

圖2 連續(xù)相位FSK信號(hào)發(fā)送電路框圖Fig.2 Block diagram of continuous phase FSK signal transmission circuit

① 當(dāng)方向控制器為0時(shí)，則代表up狀態(tài)，即階梯波上升，幅值為-8～7；

② 當(dāng)方向控制器為1時(shí)，則代表down狀態(tài)，即階梯波下降，幅值為7～-8；

③ 當(dāng)Q3-Q0=7時(shí)，方向則由up狀態(tài)向down轉(zhuǎn)換，逆變計(jì)數(shù)器則由7減到-8；

④ 當(dāng)Q3-Q0=-8時(shí)，方向則由down向up轉(zhuǎn)換，逆變計(jì)數(shù)器則由-8加到7.

如果過(guò)程中頻率控制字DIN變化，將繼續(xù)按照當(dāng)前方向進(jìn)行，并且相位累加器繼續(xù)按照上一個(gè)DIN值的步長(zhǎng)減數(shù).當(dāng)步長(zhǎng)減為0時(shí)，下一拍的步長(zhǎng)和頻率將變?yōu)楫?dāng)前DIN值的步長(zhǎng)和頻率.

2.3性能指標(biāo)評(píng)估

失真是頻率合成技術(shù)的重要參數(shù)，正弦波形下，利用Ai表示諧波的有效值幅度(i=2，3，…，N)，Z表示噪聲及非諧波分量的有效值幅度，則失真度[5]可定義為

(4)

經(jīng)過(guò)測(cè)量，輸出信號(hào)頻率在1 200 Hz和2 200 Hz時(shí)的失真度約為3%，可以證明利用此算法得出結(jié)果的準(zhǔn)確性大大提高.

DAC字寬決定了其分辨率，滿量程時(shí)，字寬與信噪比SNR關(guān)系表達(dá)式為

SNR=6.02B+1.76 dB

(5)

式中，B為DAC字寬.本文DAC字寬為15位，所以信噪比為92 dB.信噪比與頻率關(guān)系圖如圖3所示，頻率在1 200、2 200 Hz時(shí)，信噪比約為90 dB.

3 溫度碼DAC設(shè)計(jì)

圖3 信噪比與頻率關(guān)系Fig.3 Signal to noise ratio and frequency relationship

圖4 溫度碼DACFig.4 Temperature code DAC

溫度碼DAC[7-9]電路由一種高驅(qū)動(dòng)能力放大器、15個(gè)二選一開(kāi)關(guān)及K1和K2兩個(gè)開(kāi)關(guān)組成；數(shù)字電容下部由1個(gè)二選一開(kāi)關(guān)構(gòu)成，一種狀態(tài)選擇到數(shù)字開(kāi)關(guān)上，另一種選擇到輸出上；數(shù)字電容的公共端會(huì)被一直保持在1.6 V，而電容的另一端則由數(shù)字開(kāi)關(guān)選擇；K1閉合，數(shù)字開(kāi)關(guān)變化一次后電容的二選一開(kāi)關(guān)連接到輸出上，這時(shí)16個(gè)電容并聯(lián)，原來(lái)的公共端電壓保持不變，電荷進(jìn)行再分配；K2閉合，可以得到輸出端的電壓，該電壓會(huì)保持在C15上，最后輸出，完成一次動(dòng)作.

4 混合仿真

本文采用Mentor公司的ADMS混仿工具進(jìn)行仿真，運(yùn)放及DAC的偏置采用了理想電壓源、電流源，DAC電路采用Hspice網(wǎng)表形式，階梯波產(chǎn)生電路采用Verilog代碼形式，并配有測(cè)試文件.

測(cè)試文件中定義時(shí)鐘分度值為1 ns，由于外接晶振頻率為3.686 4 MHz，時(shí)鐘模塊首先對(duì)時(shí)鐘進(jìn)行了2分頻，所以進(jìn)入到數(shù)字模塊的時(shí)鐘實(shí)際頻率為1.843 2 MHz，時(shí)鐘周期為542 ns，時(shí)鐘每經(jīng)過(guò)271 ns翻轉(zhuǎn)一次.

初始狀態(tài)所有器件都處于復(fù)位狀態(tài)，DIN在空閑狀態(tài)時(shí)置高電平，D4-D0=11000，Q3-Q0=0000，DA14-DA0=000000011111111，數(shù)字部分電路處于發(fā)送狀態(tài).

經(jīng)過(guò)100 μs數(shù)字模塊復(fù)位解除，DIN引腳每經(jīng)過(guò)833 μs發(fā)送一個(gè)數(shù)據(jù)，DA14至DA0引腳開(kāi)始發(fā)送階梯波數(shù)據(jù)至外部DAC轉(zhuǎn)換器模塊，最后，由DAC輸出明顯可以看到，當(dāng)DIN數(shù)據(jù)端為1時(shí)，階梯波頻率低；當(dāng)DIN數(shù)據(jù)端為0時(shí)，階梯波頻率高.

通過(guò)ADMS軟件將Hspice網(wǎng)表、Verilog網(wǎng)表和測(cè)試文件連接起來(lái)進(jìn)行數(shù)?；旌戏抡妫贸鲎罱K結(jié)果如圖5所示(DIN為00100時(shí)的輸出結(jié)果).

圖5 混合仿真Fig.5 Hybrid simulation

5 結(jié) 論

本文設(shè)計(jì)了一種適用于HART協(xié)議儀表的相位連續(xù)的FSK[10-11]信號(hào)發(fā)送電路，該電路由連續(xù)相位的階梯波產(chǎn)生電路和溫度碼DAC電路組成，階梯波產(chǎn)生電路對(duì)于頻率控制字的變化有很強(qiáng)的感知能力，電路結(jié)構(gòu)簡(jiǎn)單，功耗約為0.14 mA，信噪比約為92 dB.這種頻率合成技術(shù)既可以配合帶有DAC功能的單片機(jī)使用，又可以作為一種專(zhuān)用芯片使用，具有很強(qiáng)的通用性.本文設(shè)計(jì)的相位連續(xù)的FSK信號(hào)發(fā)送電路解決了實(shí)際工程應(yīng)用中遇到的正弦波失真度高和頻率誤差大的問(wèn)題，此電路失真度約為3%，頻率誤差為千分之一，整個(gè)電路工作穩(wěn)定，性能優(yōu)良.經(jīng)過(guò)模數(shù)混合仿真驗(yàn)證，該電路實(shí)現(xiàn)了發(fā)送功能，并且各項(xiàng)指標(biāo)均達(dá)到預(yù)期效果，能夠產(chǎn)生相位連續(xù)的FSK信號(hào)階梯波，滿足工程實(shí)際要求.