孫瑜 劉豐滿 薛海韻

摘要：分析了高速高密度光電共封裝中2.5D、3D集成技術(shù)，提出并驗證了2種2.5D光電共封裝結(jié)構(gòu)：采用硅轉(zhuǎn)接板的光電共封裝和采用玻璃轉(zhuǎn)接板的2.5D結(jié)構(gòu)，經(jīng)仿真得到在40 GHz工作時可以實現(xiàn)較低的插入損耗，并進行了工藝驗證，制備了硅轉(zhuǎn)接板和玻璃轉(zhuǎn)接板樣品。還提出了一種新型基于有機基板工藝的3D光電共封裝結(jié)構(gòu)，該結(jié)構(gòu)相比其他2.5D和3D結(jié)構(gòu)尺寸更小、更薄，設(shè)計更靈活。對該結(jié)構(gòu)進行了工藝驗證，制作了光探測器（PD）與跨阻放大器（TIA）共同集成的三維光電共封裝樣品。

光電共封裝；光電封裝；混合集成；三維封裝

In this paper， high-speed and high-density optoelectronic co-packaging structures are analyzed. Two optoelectronic 2.5D co-packaging structures， including co-package based on silicon interposer and glass interposer are proposed and fabricated. Simulation results show that low insertion loss can be achieved in 40 GHz operation. A new optoelectronic 3D co-packaging structure based on the organic substrate process is proposed. Compared with other 2.5D and 3D， the structure is smaller and thinner， and the design is more flexible. The three-dimensional photoelectric co packaging samples integrated with photodetector （PD） and trans-impedance amplifier （TIA） are fabricated.

optoelectronic co-package； optoelectronic package； hybrid integration； 3D package

信息技術(shù)的廣泛應(yīng)用和各種新業(yè)務(wù)的不斷出現(xiàn)，導(dǎo)致網(wǎng)絡(luò)容量迅速增長，據(jù)估計到2020年信息量增長到驚人的44 Z（1021）字節(jié)。未來數(shù)據(jù)中心面臨的最大挑戰(zhàn)之一是大量的數(shù)據(jù)需要被存儲、傳輸和處理。此外，隨著多核處理器、內(nèi)存需求和輸入/輸出（I/O）帶寬需求的持續(xù)增加導(dǎo)致了網(wǎng)絡(luò)擁塞和連接瓶頸。隨著帶寬的增加，功耗也急劇增加，數(shù)量傳輸數(shù)據(jù)所需的能量限制系統(tǒng)性能。作為下一代互連技術(shù)強有力的競爭者，光互連具有寬頻帶、抗電磁干擾、強保密性、低傳輸損耗、小功耗等明顯優(yōu)于電互連的特點，是一種極具潛力的電互連替代或補充方案[1]。同時可以充分利用波分復(fù)用（WDM）技術(shù)，尤其是密集波分復(fù)用（DWDM）技術(shù)發(fā)揮光互連帶寬優(yōu)勢，實現(xiàn)高速、海量信息傳輸；但成本和規(guī)?；枪饣ミB在數(shù)據(jù)中心內(nèi)使用光學(xué)的最大障礙。

由于采用高頻段、更寬頻譜和新空口技術(shù)，5G基站帶寬需求大幅提升，預(yù)計將達到長期演進（LTE）的10倍以上。5G單個基站前傳帶寬為3×25 Gbit/s，中傳和回傳在建設(shè)初期帶寬峰值高達 5.8 Gbit/s，均值也高達3.4 Gbit/s，成熟期基站帶寬峰值將達到20 Gbit/s。以一個大型城域網(wǎng)為例，5G基站數(shù)量12 000個，帶寬收斂比為6：1。核心層的帶寬需求在初期就將超6 Tbit/s，成熟期將可能會超過1 Tbit/s。因此，在5G傳送承載網(wǎng)的接入、匯聚層需要引入25 Gbit/s或者50 Gbit/s速率接口，而核心層則需要引入100 Gbit/s及以上速率的接口。因此，5G時代的互連鏈路必須采用光互連傳輸[2]。

隨著5G時代高帶寬的計算、傳輸、存儲的要求，以及硅光技術(shù)的成熟，板上和板間也進入了光互連時代，通道數(shù)也大幅增加，由專用集成電路（ASIC）控制多個光收發(fā)模塊。在封裝上要將光芯片或光模塊與ASIC控制芯片封裝在一起，以提高互連密度，從而提出了光電共封裝的相關(guān)概念。

光電共封裝較傳統(tǒng)的板邊以及板中光模塊在帶寬、尺寸、重量和功耗有重要的優(yōu)勢。傳統(tǒng)光互連采用的是板邊光模塊，將光收發(fā)模塊單獨制作封裝為可插拔光模塊或有源光纜，組裝在印制電路板（PCB）邊緣，其工藝比較成熟，已廣泛商用；但這種方式電學(xué)互連較長，存在信號完整性問題，模塊的體積較大，互連密度低，多通道時功耗較大。另外一種比較成熟的是板中光模塊，是為了縮短光模塊與ASIC芯片的距離，而將光收發(fā)模塊組裝在ASIC芯片旁邊。這樣電學(xué)互連較短，信號完整性壓力較小，互連密度提高，但仍受限于電學(xué)連接器和光學(xué)連接器?；ミB功耗相對板邊光模塊得到改善，可靠性需求增加。光電共封裝是將光收發(fā)模塊與ASIC芯片封裝在一個封裝體內(nèi)。一種方式是一種2.5D封裝，將光收發(fā)模塊與ASIC芯片共同封裝在一個載板上，互連密度較高，功耗更低；還有一種三維堆疊方式，是將ASIC芯片與硅光芯片三維（3D）堆疊，實現(xiàn)了最短的電互連，損耗小，互連密度最高，功耗比2.5D方案更低。

然而光電共封裝也面臨一系列難點，包括高密度光電載板工藝、高精度的光電芯片組裝工藝、陣列光纖連接器的裝置耐高溫性等。文中，我們介紹了國際上幾種光電共封裝方案，提出了基于硅基板、玻璃基板和板級埋入技術(shù)的光電共封裝方案，并進行了仿真和制作。

1 光電共封裝發(fā)展

隨著近年來硅光技術(shù)的不斷發(fā)展成熟，硅光芯片可以方便地將調(diào)制器、探測器、復(fù)用解復(fù)用、波導(dǎo)等集成在一顆芯片上，兼容互補金屬氧化物半導(dǎo)體（CMOS）工藝，采用硅光芯片的光模塊是目前研究的熱點。硅光芯片的光電共封裝采用陶瓷基板、有機基板、玻璃載板、硅基板將電芯片與硅光芯片集成，封裝集成也從2.5D向著3D光電共封裝發(fā)展。

1.1 基于陶瓷基板的光電共封裝

陶瓷載板由于其優(yōu)異的電性能、良好的導(dǎo)熱性和穩(wěn)定性，一直是光模塊封裝采用傳統(tǒng)載板。Acacia公司采用陶瓷基板制作了光電焊球陣列封裝（OE-BGA），認(rèn)為以此為基礎(chǔ)可以實現(xiàn)ASIC芯片與光子集成電路（PIC）的光電共封裝[2]。如圖1所示，硅光芯片PIC、驅(qū)動器芯片和跨阻放大器（TIA）芯片倒裝焊在一個11層的低溫共燒陶瓷（LTCC）基板上，上面蓋有鋁金屬蓋，整個封裝尺寸為21.6 mm × 13.0 mm，下方焊球陣列封裝（BGA）共有369個焊球。PIC上具有8個調(diào)制器和8個鍺探測器。發(fā)射和接收的射頻信號在BGA陶瓷襯底內(nèi)部走線，具有等長的路徑和良好的電學(xué)性能，相比于在PCB上走線大大減小了傳輸損耗，結(jié)構(gòu)也更緊湊。這種方案由于最后需要焊接在PCB板上，光纖陣列組裝時需采用可以經(jīng)受住260℃回流的膠來固定。最終Acacia公司的OE-BGA結(jié)構(gòu)實現(xiàn)了200 Gbit/s速率的信號傳輸，功耗為4.9 W。陶瓷載板可以做多層布線，但是布線線寬、線距較寬，在引腳密度高時，I/O扇出十分困難；在成本方面，相比有機基板和硅基板等，陶瓷基板成本非常高。

1.2 基于玻璃載板的光電共封裝方案

玻璃材料由于其對光透明，對電絕緣性好的性能，很適合作為光電載板。佐治亞理工提出了一種基于玻璃載板的光電混合封裝方案，如圖2所示[3]。該方案采用150 um厚的玻璃載板，PIC和驅(qū)動芯片和跨阻放大器倒裝在玻璃載板上，光通過載板上的有機透鏡聚焦到載板背面的波導(dǎo)中，與光纖耦合；電信號通過在玻璃基板上做金屬通孔（TGV）引出。選用玻璃作為載板，優(yōu)勢在于電學(xué)損耗要小于硅；但缺點在于玻璃的加工比較困難，與常規(guī)微電子硅工藝不完全兼容，尤其對玻璃基板的打孔、電鍍、清洗工藝等。目前還沒有較穩(wěn)定成熟的工藝，另外玻璃的散熱能力較差，所以需要考慮合適的散熱方案。

1.3 基于硅轉(zhuǎn)接板的光電共封裝方案

硅轉(zhuǎn)接板采用硅晶圓加工技術(shù)，可以制作更小線寬的互連線，布線密度高，可以將高密度的引腳扇出，滿足芯片互連需求；硅轉(zhuǎn)接板與芯片都是硅材料，二者熱膨脹系數(shù)（CTE）失配小，可以減小翹曲提高可靠性。采用硅轉(zhuǎn)接板做光電共封裝也是一個很好的方案，比如新加坡IME研發(fā)的基于硅載板的光電封裝方案[4]，該方案中包含2個硅通孔（TSV）結(jié)構(gòu)。如圖3[4]所示，位于上面1個的是包含有光學(xué)器件結(jié)構(gòu)的PIC在絕緣襯底上的硅（SOI）襯底的TSV，位置靠下面的是只有通孔和電學(xué)再布線的體硅襯底的TSV。其中，驅(qū)動芯片和TIA倒裝焊在下面的硅轉(zhuǎn)接板上，PIC上的金屬通孔可以實現(xiàn)更短的互連線和更好的電性能，光接口在硅光芯片上表面，更易于光耦合結(jié)構(gòu)組裝。硅轉(zhuǎn)接板實現(xiàn)了良好的電學(xué)性能，將多通道的芯片的高密度引腳扇出，組裝到BGA基板上，最終實現(xiàn)光模塊與ASIC芯片共封裝。

1.4 3D光電共封裝方案

在將光、電芯片并列排布在基板上的2.5D光電共封裝方案的基礎(chǔ)上，3D光電共封裝方案是目前研究的熱點和趨勢。3D光電共封裝將光電芯片垂直互連，實現(xiàn)更短的互連距離、更好的高頻性能，并且集成度更高，封裝更緊湊。

Oracle提出了一種采用挖腔轉(zhuǎn)接板實現(xiàn)封裝模塊的方案[5]，圖4所示。該方案采用陶瓷或有機基板作為轉(zhuǎn)接板，在轉(zhuǎn)接板上挖腔，把硅光芯片放在腔內(nèi)，再將收發(fā)集成電芯片組裝在基板上方，形成一個“橋”結(jié)構(gòu)，通過基板上線路實現(xiàn)光電互連，光芯片上組裝可焊接的光耦合結(jié)構(gòu)，形成一個共封裝光電模塊（POeM），多個POeM與ASIC芯片集成在一個載板上，實現(xiàn)多通道光電互連模塊。

在TSV轉(zhuǎn)接板基礎(chǔ)上，新加坡IME把硅光芯片PIC也做成了一個轉(zhuǎn)接板，并將驅(qū)動芯片和TIA倒裝焊在硅光芯片PIC上，通過PIC上的金屬通孔與下方的TSV轉(zhuǎn)接板互連，激光器可以貼裝在PIC上，如圖5所示。這樣既實現(xiàn)了良好的電學(xué)性能，又可以將多通道的芯片的高密度引腳扇出，實現(xiàn)高速多通道板上光模塊共封裝[6]。

2 基于TSV硅/TGV玻璃

轉(zhuǎn)接板的三維光電共封裝

2.1 基于TSV硅轉(zhuǎn)接板的三維光電

共封裝

針對多通道光電模塊，硅轉(zhuǎn)接板可以將光電芯片的高密度引腳進行互連，實現(xiàn)多芯片光電共封裝（方案如圖6 a）所示），為此我們設(shè)計了高速硅轉(zhuǎn)接板，采用樣品假芯片（dummy芯片）設(shè)計了光電共封裝方案，如圖6 c）所示。將4顆dummy芯片組裝在硅轉(zhuǎn)接板上，根據(jù)高速電互連需求，設(shè)計正面2層、背面1層再布線層（RDL）的轉(zhuǎn)接板結(jié)構(gòu)。在TSV轉(zhuǎn)接板的制作方面，硅轉(zhuǎn)接板工藝能力可以實現(xiàn)20.32 cm（8英寸）或30.48 cm（12英寸）的TSV轉(zhuǎn)接板晶圓、10 ×100 um TSV 無孔洞填充、最小40 um節(jié)距微凸點，及最小10 um/10 um的線寬、線距，背面互連引出采用低成本TSV露頭技術(shù)[7]，如圖6 b）所示。通過電學(xué)仿真，我們設(shè)計TSV采用10 um直徑、100 um高度，布線采用35 um/15 um的線寬、線距，轉(zhuǎn)接板上傳輸線長在19 mm時，3 dB帶寬理論上可以支持到40 GHz，它的插入損耗仿真的結(jié)果如圖6 d）中所示。

2.2 基于玻璃轉(zhuǎn)接板的三維光電

共封裝設(shè)計和制備

玻璃轉(zhuǎn)接板具有透明、絕緣等良好的光學(xué)電學(xué)性能，玻璃轉(zhuǎn)接板2.5D光電共封裝方案如圖7 a）所示。但玻璃轉(zhuǎn)接板加工工藝比較困難，我們對石英玻璃轉(zhuǎn)接板的打孔、電鍍、圖形刻蝕做了多方面的研究，制作了玻璃轉(zhuǎn)接板。同時，我們對TGV的電學(xué)性能進行了仿真，圖7 b）是TGV的插入損耗曲線，圖7 c）是TSV與TGV的插入損耗曲線對比。比較相同條件下TGV和TSV的損耗曲線（S21曲線），可以看出TGV的高頻性能遠好于TSV，并且金屬直徑越小，高頻性能越好，當(dāng)TGV直徑小于70 um時，插入損耗差別不大。因此考慮到制作的可行性，我們針對70 um直徑TGV晶圓進行了研發(fā)制作。

在15.24 cm（6英寸）的 300 um厚玻璃基板上，采用激光鉆孔方式制作了70 um直徑的通孔，晶圓表面濺射一層 100 nm/1 μm的Ti/Cu金屬薄膜作為種子層，然后進行填實電鍍銅，觀測了電鍍好TGV的X射線照片，可見TGV通孔電鍍質(zhì)量良好，之后對玻璃基板進行表面圖形化蝕刻，最后在玻璃轉(zhuǎn)接板表面做了鎳鈀金處理，將電芯片倒裝鍵合在轉(zhuǎn)接板上，完成玻璃轉(zhuǎn)接板微組裝。

3 基于板級工藝的三維光電

共封裝

隨著基板技術(shù)的發(fā)展，有機基板材料如一些特種BT材料也具有良好的電、熱性能，其熱膨脹系數(shù)約為3 ×10-6，可以與硅相比擬；有機基板加工走線線寬線距也已達到了30 um以下，可以滿足芯片互連需求；有機基板工藝加工尺寸大，平均成本很低。因此，基于有機基板板級工藝的芯片埋入技術(shù)成本低，性能好。我們設(shè)計了一種基于板級工藝的三維光電共封裝方案[8]，如圖8 a）所示，將光芯片埋入有機基板中，電芯片組裝在基板上，將光電芯片的堆疊互連，ASIC芯片組裝在埋入光芯片的基板上，這種方案是一種三維封裝結(jié)構(gòu)，整個光電共封裝結(jié)構(gòu)尺寸比2.5D平面結(jié)構(gòu)更小，更緊湊；將芯片埋入到基板中，相比于其他三維封裝結(jié)構(gòu)，在Z方向上厚度更?。ㄊ∪チ瞬糠只搴穸龋?；基板上還可以再布線和組裝其他光電芯片，設(shè)計上更靈活，集成度高。我們對這種3D共封裝方案進行了工藝驗證，將1×4光探測器（PD）芯片埋入BT有機基板中，通過刻蝕光敏薄膜，將電極和受光面暴露出來，再制作再布線層，將電極引出，圖8 b）是埋入了PD的有機基板照片，將TIA芯片倒裝在基板表面，制作了基于板級工藝的光電模塊樣品，實現(xiàn)了光電芯片的三維集成。我們測試埋入PD后測試的I-V曲線，埋入后的光芯片正常工作。圖8 c）是埋入結(jié)構(gòu)的熱仿真結(jié)果，工作狀態(tài)下TIA最高溫度為63℃，PD最高溫度為62℃，在器件正常工作溫度范圍內(nèi)。

4 結(jié)束語

光電共封裝提高了互連密度，并可以減小尺寸、重量和功耗。采用2.5D轉(zhuǎn)接板和3D堆疊的光電共封裝是目前高速光電共封裝的主流研發(fā)技術(shù)。我們采用硅轉(zhuǎn)接板和玻璃轉(zhuǎn)接板設(shè)計了2.5D光電共封裝結(jié)構(gòu)，并完成了仿真和工藝驗證，并提出了一種新型基于有機基板工藝的3D光電共封裝結(jié)構(gòu)，制作實現(xiàn)了光探測器與電集成電路芯片的集成。

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