徐亞偉

(1.安徽工程大學(xué)電氣工程學(xué)院， 安徽蕪湖241002；2.安徽機(jī)電職業(yè)技術(shù)學(xué)院， 安徽蕪湖241000)

引言

宇宙高能粒子引發(fā)的單粒子翻轉(zhuǎn)(Single Event Upset，SEU)是造成存儲(chǔ)元件產(chǎn)生軟錯(cuò)誤的主要因素。集成電路技術(shù)的飛速發(fā)展使得晶體管尺寸更加小巧、工作電壓愈加低，導(dǎo)致每個(gè)節(jié)點(diǎn)上存儲(chǔ)的電荷更少，而電路的工作頻率卻不斷增加。晶體管本身結(jié)構(gòu)上的這些變化因素加劇了軟錯(cuò)誤，并成為影響電路可靠性的主要因素。粒子入射軌跡上的電子-空穴對(duì)就會(huì)被電極收集，從而形成瞬時(shí)電流，如圖1所示。當(dāng)不存在電場(chǎng)時(shí)，電離的電子-空穴對(duì)不會(huì)對(duì)電路的正常工作產(chǎn)生影響。如果發(fā)生在存儲(chǔ)元件中，晶體管漏極與襯底之間的電荷漂移將導(dǎo)致存儲(chǔ)元件的正常邏輯狀態(tài)發(fā)生改變，從而發(fā)生單粒子翻轉(zhuǎn)[1]，主要表現(xiàn)為某一個(gè)節(jié)點(diǎn)的數(shù)據(jù)位發(fā)生翻轉(zhuǎn)，而在較壞的情況下可能會(huì)導(dǎo)致某兩個(gè)節(jié)點(diǎn)的數(shù)據(jù)位發(fā)生翻轉(zhuǎn)(Double Node Upset，DNU)。另一方面，上述情形如果發(fā)生在組合電路塊中，較大的瞬時(shí)電流可能會(huì)使邏輯門的輸出電壓發(fā)生瞬態(tài)的變化，從而發(fā)生單粒子瞬態(tài)(Single Event Transient，SET)，在邏輯門的輸出端表現(xiàn)為瞬時(shí)的SET脈沖，而在較壞的情況下可能會(huì)在多個(gè)邏輯門的輸出端產(chǎn)生瞬時(shí)的脈沖(Single Event Multiple Transient，SEMT)。

關(guān)于容忍單粒子效應(yīng)的集成電路抗輻射加固技術(shù)，國(guó)內(nèi)外已經(jīng)提出了很多方案。但許多設(shè)計(jì)仍然會(huì)因?yàn)槭艿礁吣芰苛Ｗ愚Z擊而引發(fā)軟錯(cuò)誤，不適用于高可靠系統(tǒng)。針對(duì)現(xiàn)有容忍單粒子效應(yīng)的鎖存器結(jié)構(gòu)無(wú)法同時(shí)容忍SEU、SET，以及未考慮電荷共享導(dǎo)致的DNU問題，提出了本文方案，即一種高可靠性的同時(shí)容忍SEU、SET和DNU的鎖存器加固結(jié)構(gòu)SRDT-SET?；诳臻g和時(shí)間冗余原理，該鎖存器結(jié)構(gòu)采用了多個(gè)輸入分離的施密特觸發(fā)器來(lái)構(gòu)建高可靠性數(shù)據(jù)存儲(chǔ)反饋環(huán)，達(dá)到有效容忍SEU和DNU的目的，同時(shí)通過內(nèi)嵌的多個(gè)施密特觸發(fā)器，有效增強(qiáng)了SET脈沖的過濾能力。

圖1軟錯(cuò)誤模型

1單粒子效應(yīng)的建模方法

1.1器件級(jí)模型

器件級(jí)模型通過器件模擬來(lái)體現(xiàn)。器件模擬是在特定邊界條件下對(duì)半導(dǎo)體物理基本方程進(jìn)行求解，從而得到器件內(nèi)部物理量重分布的過程。早在1984年，IBM學(xué)者就通過器件模擬的方法發(fā)現(xiàn)了粒子入射的漏斗效應(yīng)[2]。目前，一種廣為采用的研究單粒子效應(yīng)電荷收集的方法就是器件模擬。

通過器件模擬，諸如器件的各端電壓和電流在粒子入射后的變化情況是可以計(jì)算得到的。器件模擬時(shí)會(huì)根據(jù)半導(dǎo)體器件特征尺寸的不同而取不同的物理模型，目前廣為采用的是漂移-擴(kuò)散模型。此外，如果加入特定的描述方程，還能夠?qū)ε鲎搽婋x、粒子散射等微觀效應(yīng)進(jìn)行模擬。

1.2電路級(jí)模型

在電路級(jí)的單粒子效應(yīng)建模中，IBM公司的Freeman提出了單指數(shù)電流源模型[3]。

(1)

式中：Q為入射粒子沉積電荷量，τ為脈沖波形時(shí)間常數(shù)，其取值和電路工藝尺寸息息相關(guān)。

另一方面，Messenger提出了雙指數(shù)電流源模型[4]，并且被廣泛應(yīng)用[3,5-7]。該模型通過將一個(gè)雙指數(shù)電流注入到電路的某個(gè)節(jié)點(diǎn)，實(shí)現(xiàn)對(duì)單粒子效應(yīng)的模擬。雙指數(shù)電流源模型為：

Iinj(t)=I0(e-t/τ1-e-t/τ2)

(2)

其中：I0為入射粒子產(chǎn)生的最大電流，它的取值為Q/(τ1-τ2)；Q為收集的沉積電荷總量；τ1與τ2分別為電荷收集時(shí)間常數(shù)與電荷通道建立時(shí)間常數(shù)，是工藝相關(guān)的常數(shù)因子。

2相關(guān)加固鎖存器結(jié)構(gòu)

2.1標(biāo)準(zhǔn)靜態(tài)鎖存器

標(biāo)準(zhǔn)靜態(tài)鎖存器主要由兩個(gè)傳輸門TG1、TG2，以及三個(gè)反相器inv1、inv2、inv3組成[8]，如圖2所示。D為輸入端、Q為輸出端，CLK為時(shí)鐘信號(hào)，CLKB為時(shí)鐘信號(hào)的反信號(hào)，n1和n2為兩個(gè)內(nèi)部節(jié)點(diǎn)。標(biāo)準(zhǔn)靜態(tài)鎖存器存在的問題就是不能容忍單粒子效應(yīng)。

圖2標(biāo)準(zhǔn)靜態(tài)鎖存器

2.2空間冗余技術(shù)

空間冗余基本思想是增加冗余的硬件，使鎖存器結(jié)構(gòu)具有更多的冗余節(jié)點(diǎn)或冗余子模塊進(jìn)行單粒子效應(yīng)的容忍[9]。TMR鎖存器主要由三個(gè)標(biāo)準(zhǔn)靜態(tài)鎖存器和一個(gè)表決器組成[10]，如圖3所示。通常三個(gè)標(biāo)準(zhǔn)靜態(tài)鎖存器都輸出或保存一致的邏輯值，經(jīng)過表決器后仍是正確的邏輯值。在出現(xiàn)錯(cuò)誤的情況下，有一個(gè)標(biāo)準(zhǔn)靜態(tài)鎖存器出現(xiàn)錯(cuò)誤，但表決后仍然可得到正確的邏輯值。

圖3TMR鎖存器

2.3施密特觸發(fā)器

施密特觸發(fā)器具有過濾SET脈沖的作用并能夠?qū)⒄５妮斎胄盘?hào)進(jìn)行反相輸出[11]，如圖4所示。當(dāng)D端有低電平數(shù)據(jù)，M6打開。如果D端到來(lái)一個(gè)0-1-0型SET脈沖，即SET正脈沖，當(dāng)短暫的高電平到達(dá)D端后，M3和M4會(huì)被短暫打開，因?yàn)镹2點(diǎn)被預(yù)先充電為高電平，所以需要部分時(shí)間下拉為低電平。在N2被下拉為低電平期間，SET正脈沖的短暫高電平可能已經(jīng)傳輸完畢，所以Q端還沒有來(lái)得及下拉為低電平，即Q端一直為高電平。由此可見，D端點(diǎn)到達(dá)的正常低電平數(shù)據(jù)中即使附帶了SET正脈沖干擾信號(hào)，輸出端一直為高電平，即SET脈沖被過濾掉，并且輸入信號(hào)被反轉(zhuǎn)，此即為施密特觸發(fā)器的特有功能。

圖4施密特觸發(fā)器

2.4時(shí)間冗余技術(shù)

施密特觸發(fā)器使用了時(shí)間冗余技術(shù)，也就是通過增加延遲進(jìn)行SET脈沖的容忍[12]。但是施密特觸發(fā)器增加的延遲有限，所以只能過濾比較窄的SET脈沖。

由圖5可知，該鎖存器只是將圖2中標(biāo)準(zhǔn)靜態(tài)鎖存器的inv1替換為施密特觸發(fā)器。因?yàn)槭┟芴赜|發(fā)器具有SET脈沖過濾功能，并且它處于透明模式下的數(shù)據(jù)通路上，所以該鎖存器在透明模式下能夠過濾SET脈沖。因?yàn)槭┟芴赜|發(fā)器的各個(gè)節(jié)點(diǎn)臨界電荷比較大，比普通的反相器更具備一定的抗SEU能力，所以該鎖存器在鎖存模式下具備一定的SEU容忍能力[13]。

圖5ST鎖存器

2.5LCHR鎖存器

LCHR鎖存器主要由三個(gè)鎖存模塊Part1、Part2和Part3，以及一個(gè)鐘控的C單元構(gòu)成，如圖6所示[14]。其中，器件S為能夠過濾SET脈沖的施密特觸發(fā)器。在透明模式下，數(shù)據(jù)路徑D-TG2-I3-S-Q被開啟，并且Part1和Part2以及C單元被充電，但因?yàn)镃單元的鐘控作用，輸出端Q的數(shù)據(jù)并不會(huì)由C單元的輸入來(lái)決定；因?yàn)镻art1、Part2和Part3中的鐘控作用，它們的反饋環(huán)還沒有建立。因?yàn)镾能夠過濾SET脈沖，所以該鎖存器過濾SET脈沖。在鎖存模式下，Part1、Part2和Part3的反饋環(huán)被建立起來(lái)，并且輸出端Q由C單元的兩組輸入決定，輸出端Q還由Part3決定。

圖6LCHR鎖存器

3容忍單粒子效應(yīng)的鎖存器結(jié)構(gòu)設(shè)計(jì)

3.1輸入分離的施密特觸發(fā)器

輸入分離的施密特觸發(fā)器是將原有施密特觸發(fā)器的單個(gè)輸入拆分為兩組輸入，每一組輸入都是分別連接到一個(gè)PMOS晶體管以及一個(gè)NMOS晶體管的柵極[15-17]，如圖7所示。從另外一個(gè)角度來(lái)看，輸入分離的施密特觸發(fā)器是將原有C單元的內(nèi)部節(jié)點(diǎn)分別插入一個(gè)PMOS晶體管和一個(gè)NMOS晶體管，并且PMOS晶體管和NMOS晶體管的源極分別接入GND和VDD，然后將插入的兩個(gè)晶體管的柵級(jí)同時(shí)與輸出端進(jìn)行互相連接，由此構(gòu)成輸入分離的施密特觸發(fā)器。

圖7輸入分離的施密特觸發(fā)器

3.2SRDT-SET的電路結(jié)構(gòu)

本文所提出的電路結(jié)構(gòu)該結(jié)構(gòu)主要由三個(gè)傳輸門TG1、TG2、TG3、虛線框部分所示的三個(gè)輸入分離的施密特觸發(fā)器CST1、CST2、CST3，以及兩個(gè)反相器inv1和inv2構(gòu)成，如圖8所示。右上角的反相器inv1為鐘控反相器。CLK和CLKB分別是時(shí)鐘信號(hào)和時(shí)鐘信號(hào)的反信號(hào)，D和Q分別是輸入端和輸出端，N1到N5為五個(gè)內(nèi)部節(jié)點(diǎn)。

圖8提出的SRDT-SET鎖存器

3.3SRDT-SET的容錯(cuò)原理

在透明模式下，三組輸入分離的施密特觸發(fā)器CST1、CST2和CST3都能夠過濾SET脈沖。假定輸入端D的正常信號(hào)為低電平，N1、N2均為低電平，即CST1的兩組輸入均為低電平，所以CST1中的兩個(gè)PMOS晶體管都被打開，CST1的輸出N4就被上拉為高電平。因?yàn)镹4為高電平，即inv2的輸入為高電平，所以inv2中的NMOS晶體管被打開，inv2的輸出N3就被下拉為低電平。因?yàn)镹2、N3均為低電平，即CST2的兩組輸入均為低電平，所以CST2中的兩個(gè)PMOS晶體管都被打開，CST2的輸出N5就被上拉為高電平。因?yàn)镹4、N5為高電平，即CST3的兩組輸入均為高電平，所以CST3中的兩個(gè)NMOS晶體管都被打開，CST3的輸出Q就被下拉為低電平。到達(dá)D的低電平信號(hào)就被順利地傳輸?shù)捷敵龆薗，并且SRDT-SET鎖存器中所有節(jié)點(diǎn)的狀態(tài)都被確定下來(lái)。

在鎖存模式下，N2和Q節(jié)點(diǎn)完全等效。從圖7可知，共有N1、N3、N4、N5、Q五個(gè)SEU敏感節(jié)點(diǎn)。在考慮DNU的情況下，共有10個(gè)DNU敏感節(jié)點(diǎn)對(duì)。在考慮SEU的情況下，當(dāng)N1發(fā)生SEU，因?yàn)镃ST1中C單元的作用，錯(cuò)誤不會(huì)輸出到N4，并且因?yàn)閕nv1的輸入N5沒有發(fā)生錯(cuò)誤，所以N1能夠通過inv1進(jìn)行恢復(fù)。同理，當(dāng)N3也能恢復(fù)。當(dāng)N4節(jié)點(diǎn)發(fā)生SEU，因?yàn)镃ST3中C單元的作用，錯(cuò)誤不會(huì)輸出到Q；錯(cuò)誤雖然會(huì)通過inv2輸出到N3，但是因?yàn)镃ST2中C單元的作用，錯(cuò)誤不會(huì)輸出到N5，因?yàn)镃ST2的另一組輸入Q沒有發(fā)生錯(cuò)誤；N5沒有發(fā)生錯(cuò)誤，那么inv1的輸出N1也沒有發(fā)生錯(cuò)誤，即CST1的兩組輸入都沒有發(fā)生錯(cuò)誤，所以N4能夠通過CST1的輸入進(jìn)行恢復(fù)。同理，N5或者Q節(jié)點(diǎn)也能恢復(fù)。可見，五個(gè)SEU節(jié)點(diǎn)中每一個(gè)發(fā)生SEU都能進(jìn)行恢復(fù)。

4仿真實(shí)驗(yàn)與結(jié)果分析

4.1SRDT-SET的仿真實(shí)驗(yàn)設(shè)計(jì)

分別在CLK為高電平的1 ns～2 ns、3 ns～4 ns、5 ns～6 ns期間，向輸入端D分別注入了SET正脈沖、負(fù)脈沖，如圖9所示；負(fù)脈沖、正脈沖，如圖10所示；正脈沖、負(fù)脈沖，如圖11所示。由于1 ns～2 ns期間注入的SET脈沖寬度比較小，沒有被傳輸?shù)紺ST1的輸出N4和CST2的輸出N5，所以也不會(huì)被傳輸?shù)紺ST3的輸出Q。在3 ns～4 ns期間注入的SET脈沖寬度增大，所以正負(fù)脈沖都被傳輸?shù)絅4，有部分原始的D端正脈沖被傳輸?shù)絅5，CST3將這個(gè)部分脈沖過濾掉，所以也不會(huì)被傳輸?shù)絈。在3 ns～4 ns期間注入的SET脈沖寬度更大，所以正負(fù)脈沖都被傳輸?shù)絅4，也被傳輸?shù)搅薔5。由于CST3對(duì)脈沖的過濾能力是有限的，所以原始的D端正脈沖被傳輸?shù)搅薗，而負(fù)脈沖被過濾掉了。

圖9注入SET的SRDT-SET鎖存器工作波形

4.2魯棒性與開銷對(duì)比

本文結(jié)構(gòu)與其他鎖存器結(jié)構(gòu)的仿真對(duì)比結(jié)果見表1。由表1可知，只有本文提出的鎖存器能夠自恢復(fù)，能夠部分容忍DNU。在15個(gè)DNU敏感節(jié)點(diǎn)對(duì)中，LCHR鎖存器只能容忍7對(duì)，容忍能力達(dá)到7/15=46.7%；而本文提出的結(jié)構(gòu)在10個(gè)DNU敏感節(jié)點(diǎn)對(duì)中，同樣能容忍7對(duì)(自恢復(fù))，容忍能力達(dá)到7/10=70%，并且3個(gè)DNU敏感節(jié)點(diǎn)對(duì)在輸入分離觸發(fā)器的作用下，具有比較大的臨界電荷，因此與LCHR鎖存器相比，本文的結(jié)構(gòu)DNU過濾能力更好。在容忍SET方面，本文的結(jié)構(gòu)中包含多個(gè)輸入分離的施密特觸發(fā)器，最大可過濾的SET寬度達(dá)到84.6 ps，并且SET過濾能力達(dá)到87.3%。在面積、功耗和延遲開銷方面，使用了30個(gè)晶體管，比LCHR結(jié)構(gòu)少了6個(gè)，并且本文結(jié)構(gòu)的功耗和延遲也都比LCHR結(jié)構(gòu)小，但是本文的結(jié)構(gòu)卻能夠在發(fā)生SEU后自恢復(fù)、DNU容忍能力更好，SET過濾能力更強(qiáng)。總之，綜合來(lái)看，與其他幾款鎖存器結(jié)構(gòu)相比，本文的結(jié)構(gòu)具有一定的優(yōu)越性。

圖10注入SEU的SRDT-SET鎖存器工作波形

圖11注入DNU的SRDT-SET鎖存器工作波形

表1與其他鎖存器結(jié)構(gòu)的對(duì)比結(jié)果

5結(jié)束語(yǔ)

本文主要針對(duì)SEU、SET，以及電荷共享導(dǎo)致的DNU幾種單粒子效應(yīng)，提出了一種高可靠性的同時(shí)容忍SEU、SET和DNU的鎖存器加固結(jié)構(gòu)SRDT-SET。該鎖存器結(jié)構(gòu)同時(shí)采用空間冗余和時(shí)間冗余技術(shù)，使用了多個(gè)輸入分離的施密特觸發(fā)器來(lái)構(gòu)建高可靠性數(shù)據(jù)存儲(chǔ)反饋環(huán)，達(dá)到有效容忍SEU和DNU的目的，同時(shí)通過內(nèi)嵌的多個(gè)施密特觸發(fā)器，有效增強(qiáng)了SET脈沖的過濾能力。使用HSPICE仿真實(shí)驗(yàn)結(jié)果表明，與相關(guān)文獻(xiàn)提出的結(jié)構(gòu)相比，本文提出的鎖存器結(jié)構(gòu)不但能夠?qū)EU自恢復(fù)、容忍的SET脈沖寬度更寬，并且能夠有效容忍DNU，而與同時(shí)容忍SEU、SET和DNU的LCHR鎖存器結(jié)構(gòu)相比，其面積、功耗和延遲綜合開銷不大。