邱靜君

（無錫華潤矽科微電子有限公司，江蘇無錫214000）

晶體管厄利電壓對功放電路靜態(tài)電流影響實例分析

邱靜君

（無錫華潤矽科微電子有限公司，江蘇無錫214000）

通過對某款功放電路的靜態(tài)電流隨電源電壓增加而快速增大的實例，分析了晶體管厄利電壓對靜態(tài)電流變化的影響。通過對同款電路在不同工藝平臺中測試結(jié)果的對比，分析了靜態(tài)電流隨電源電壓變化過快的現(xiàn)象跟晶體管參數(shù)厄利電壓的相關性，并分析了淺結(jié)工藝用于制造功放電路的缺點。分析結(jié)果表明通過優(yōu)化或改變工藝條件（即增加基區(qū)結(jié)深），使晶體管厄利電壓增大，可以解決該款功放電路靜態(tài)電流隨電源電壓增大增速過快的問題。

功放電路；靜態(tài)電流；電源電壓；基區(qū)結(jié)深；厄利電壓

2 原因分析和設計改進

2.1 原因分析

對Icc的測試數(shù)據(jù)進行分析，該款電路低壓下Icc不大，高壓下Icc偏大，從分布數(shù)據(jù)看，A版本Icc隨電源電壓Vcc的增高增速過快，見圖1。

圖 1 I cc～V cc曲線

該款功放電路的靜態(tài)電流由前置電流和功放級電流兩部分組成，前置電流較小，功放級電流較大，其整體靜態(tài)電流的大小基本由功放級電流決定，功放級靜態(tài)電流跟輸出管（N管）的Hfe大小直接相關。

根據(jù)仿真結(jié)果，該款電路靜態(tài)電流為：

由N管Hfe的測試數(shù)據(jù)，根據(jù)式（1）計算得Icc的數(shù)據(jù)見表2，跟實際測試數(shù)據(jù)基本吻合。

由以上分析可以看到，Icc隨Vcc的增高增速過快跟N管的Hfe隨Vcc的增高而變大的速率較快有關。

2.2 擬進行的設計改進和厄利電壓的影響

A版本電路N管的Hfe隨電源電壓的增高而變大，速率較快，厄利電壓比較?。╒g≈-24 V），Hfe典型輸出曲線示意圖見圖2。

表2 根據(jù)式（1）計算得I cc的數(shù)據(jù)

圖2 A版本（淺結(jié)工藝）N管輸出曲線

根據(jù)客戶需求，要求Vcc=12 V時的Icc設計在50 mA以內(nèi)。根據(jù)式（1）計算，要求Icc、Hfe隨 Vcc的數(shù)據(jù)如表3中的B方案，Icc～Vcc關系見圖1。

從以上可知，需要改進的B方案要求N管的Hfe輸出曲線較平緩，Hfe變化率只有A版本的一半，應該設計將厄利電壓Vg增大一倍，Vg=-48 V。B方案改進后要求的Hfe輸出曲線示意圖見圖3。

表3 兩種版本下I cc～V cc關系

圖3 B版本（深結(jié)）N管的Hfe輸出曲線示意圖

2.3 厄利電壓跟基區(qū)結(jié)深的關系

眾所周知，厄利電壓（Vg）的定義跟基區(qū)寬度調(diào)變效應相關，這個效應最大的原因是由于集電結(jié)耗盡層寬度隨Vce的變化而變化，從而引起基區(qū)寬度隨Vcc變化。當Vcb=0時，集電結(jié)的耗盡層寬度最??；Vcb增加時，集電結(jié)的耗盡層增寬，使得有效基區(qū)寬度變窄，Hfe增大。

厄利效應主要由集電結(jié)耗盡層寬度的變化引起，因此設法減小集電結(jié)耗盡層寬度的變化以及減小這個變化對有效基區(qū)寬度的影響，都會有利于減小厄利效應。增大基區(qū)寬度是提高厄利電壓Vg一個非常直接的方法。

就集成電路而言，要詳細分析基區(qū)寬度調(diào)變效應是困難的，因為它需要準確的雜質(zhì)分布。查閱文獻，可以得到均勻摻雜基區(qū)的厄利電壓近似表達式：

式中，q是電子電荷，NA是雜質(zhì)濃度，W是基區(qū)寬度，ni是本征載流子濃度，Cjc是集電結(jié)電容，JB是零偏置下從基區(qū)注入到發(fā)射區(qū)的空穴流，τ是少數(shù)載流子的有效渡越時間。從式（2）看到，Vg跟基區(qū)寬度近似有比例關系。

2.4 工藝改進方案和改進結(jié)果

從上面分析中得知，要使Vg提高一倍，近似需要選擇基區(qū)寬度提高一倍。因此，將上面的B方案通過增加基區(qū)結(jié)深一倍來實現(xiàn)。B方案設計值和測試結(jié)果見表4和圖4。

表4 B方案設計值和測試結(jié)果

圖4 B方案設計值和測試結(jié)果比較I cc～V cc曲線

A版本和改進后B方案的測試數(shù)據(jù)對比見表5和圖5。B方案測試結(jié)果達到改進目的。

表5 A版本和改進后B方案的測試數(shù)據(jù)對比

圖5 A版本和改進后B方案比較I cc～V cc曲線

3 結(jié)束語

通過這個案例，分析了淺結(jié)工藝基區(qū)寬度調(diào)制效應引起的厄利電壓小對功放電路靜態(tài)電流的影響，導致Icc隨Vcc的升高增速較快，在高壓條件下因為Icc過大而引起電路不能適用。改用相對較深的基區(qū)結(jié)深可改善此現(xiàn)象，增大電路的電壓適用范圍。

總結(jié)以上，需要指出，對于設計適用于寬電壓范圍的IC功放電路，應充分考慮淺結(jié)工藝厄利電壓小對靜態(tài)電流的影響，注意靜態(tài)電流隨電壓變化的斜率。應慎重選擇淺結(jié)工藝，本次設計改進為此提供了可資借鑒的經(jīng)驗。

[1]D J漢密爾頓,WG霍爾華.集成電路工程基礎[M].華南工學院，譯.北京：國防工業(yè)出版社，1982.

[2]基區(qū)復合電流對雙極晶體管厄利電壓的影響[J].半導體情報，2001，5.

Study of Early Voltage Transistor Effect on Quiescent Current in Power-Amplifier Integrated Circuits

QIU Jingjun
（Wuxi China Resources Semico Co.,Ltd,Wuxi 214000,China）

Based on the case of a given power-amplifier integrated circuit in which quiescent current in creases dramatically with supply voltage,the effect of Early transistor voltage on quiescent current is analyzed.By comparing the test results of the same circuit in different process plat forms,the relativity between Early voltage and changes of quiescent current and the detriments of using shallow junction process in the manufacture of power-amplified circuits are analyzed.Results show that optimization or change of process that increases the Early transistor voltage will perfectly solves the problem.

power-amplifying circuits;quiescent current;power supply voltage;base depth;Early voltage

TN306

A

1681-1070（2017）10-0042-03

1 引言

表1 靜態(tài)電流Icc測試數(shù)據(jù)

A版本Vcc/V 6 9 1 2 1 5 1 8 2 1 Icc/m A 2 9 4 0 5 3 6 5 7 8 9 0

2017-6-12

邱靜君（1963—），女，浙江臺州人，1983年畢業(yè)于浙江大學無線電系半導體器件專業(yè)，本科學歷，從事集成電路設計多年，擅長產(chǎn)品結(jié)合工藝分析，曾獲國家級、省部級科技進步獎多項。

某款雙極功放電路，首次設計時為迎合低電壓用戶低成本低價格的需求，采用淺結(jié)工藝設計（以下簡稱A版本），利用其較小的設計規(guī)則做芯片面積比較小的版本，滿足Vcc=6～9 V低電源電壓使用的客戶需求。電路基本功能良好，靜態(tài)電流Icc測試數(shù)據(jù)見表1。隨著電路的應用推廣，較高電壓應用的客戶群有使用該電路的需求，但客戶希望能把該款電路12 V下大于50 mA的靜態(tài)電流Icc降低至50 mA以下。針對客戶需求，我們對該款電路高壓下Icc較大的產(chǎn)生原因進行分析，然后通過改進設計降低了高壓下的Icc。