邵 紅,張 森,齊 釗,喬 明
(1.無錫華潤上華科技有限公司,江蘇無錫 214028;2.電子科技大學(xué)電子薄膜與集成器件國家重點實驗室,成都 610054)
一種用于ESD保護的SCR觸發(fā)電路
邵 紅1,張 森1,齊 釗2,喬 明2
(1.無錫華潤上華科技有限公司,江蘇無錫 214028;2.電子科技大學(xué)電子薄膜與集成器件國家重點實驗室,成都 610054)
介紹一種檢測ESD電壓并輸出觸發(fā)或關(guān)斷信號的電路結(jié)構(gòu)。通過對ESD脈沖的上升沿進行分辨,然后輸出觸發(fā)信號從而觸發(fā)SCR鉗位器件對內(nèi)部電路進行保護,并在ESD脈沖結(jié)束時對脈沖下降沿進行檢測,從而輸出關(guān)斷信號關(guān)斷SCR鉗位器件,防止閂鎖效應(yīng)的發(fā)生。仿真結(jié)果顯示,該電路能較好地檢測ESD脈沖的上升沿或下降沿而輸出不同的信號,從而能降低SCR鉗位器件的觸發(fā)電壓,并防止閂鎖效應(yīng)。
ESD防護;觸發(fā)電路;觸發(fā)電壓;閂鎖效應(yīng)
靜電泄放ESD(Electrostatic Discharge)是自然界中一種普遍的現(xiàn)象。雖然靜電存在于生活的每個角落,但靜電泄放對集成電路來說卻是致命的威脅。據(jù)統(tǒng)計,大概有四成以上的集成電路失效是由ESD失效引起的[1]。隨著集成電路工藝的提高,芯片尺寸越來越小,在帶來性能提高的同時其抗ESD能力也越來越弱。由此可見,ESD的防護隨著工藝技術(shù)的進步而變得越來越重要。
在一些先進工藝中,由于芯片內(nèi)部極易被ESD所損傷,若像傳統(tǒng)GGNMOS器件一樣依靠結(jié)的擊穿來觸發(fā)[2],將很難實現(xiàn)有效的ESD保護。因此ESD器件的觸發(fā)已經(jīng)不能單純依靠PN結(jié)的擊穿來實現(xiàn),必須設(shè)計輔助觸發(fā)電路或結(jié)構(gòu)來實現(xiàn)低電壓觸發(fā)。根據(jù)研究,可控硅(SCR)器件是一種電流能力很強的ESD保護器件,它能夠以最小的面積占用提供最強的ESD電流能力。然而其較低的維持電壓使得閂鎖效應(yīng)(latch-up)在ESD的誘導(dǎo)下很難避免[3]。目前對SCR結(jié)構(gòu)在ESD脈沖下的特性研究已成為熱點。如何實現(xiàn)超低壓觸發(fā)也是擺在ESD設(shè)計者面前的一道難題。
在實際應(yīng)用中,該觸發(fā)電路的設(shè)計必須兼顧到如下兩個設(shè)計難點:其一,在超低壓芯片中實現(xiàn)SCR器件的高ESD性能、低寄生效應(yīng)以及更小的芯片占用面積[7];其二,在高壓電源鉗位應(yīng)用中,不會由于其強snapback發(fā)生閂鎖效應(yīng)。該觸發(fā)電路的設(shè)計必須兼顧這兩個設(shè)計難點。此外,抑制閂鎖效應(yīng)的方式通常是進行器件本身的優(yōu)化,最常用且最可靠的方式是提高器件的維持電壓Vh,使其大于被保護芯片的電源電壓。但是,在高壓應(yīng)用中,過高的Vh會導(dǎo)致ESD器件在一個很高的電壓基準上進行ESD電流的釋放,這將導(dǎo)致器件的功耗增加。過高的功耗無疑會直接影響器件的ESD等級,這在設(shè)計中是不希望被看到的。因此,若一種電路能夠在正確的時間做出正確的觸發(fā),即在ESD脈沖的下降沿及時關(guān)斷器件,那么就可以不通過提高Vh來實現(xiàn)抑制器件的閂鎖效應(yīng),這樣的低Vh器件也具備更強的ESD能力。
對于SCR結(jié)構(gòu)而言,通過提高維持電壓來降低閂鎖風險已成為當下一個有效的方案[8]。但是維持電壓的大小與It2存在矛盾。即SCR結(jié)構(gòu)抗閂鎖能力越強,則其ESD能力越弱,人們往往會在兩者之間取一個折中。
對此,本文提出一種新型的SCR觸發(fā)電路,該電路的目的并不是單純地降低SCR的觸發(fā)電壓,而是在降低SCR觸發(fā)電壓的基礎(chǔ)上,輔助SCR的關(guān)斷,使得閂鎖效應(yīng)不會發(fā)生。即:即使SCR的維持電壓小于電源VDD,在ESD脈沖結(jié)束后SCR雖然不能夠自行關(guān)斷,但是該電路能夠輔助其關(guān)斷從而避免latch-up的發(fā)生。
圖2 傳統(tǒng)的ESD瞬態(tài)檢測觸發(fā)電路
3.1 新型SCR觸發(fā)電路的結(jié)構(gòu)
新型電路的主要設(shè)計思路為:TLP測試電壓通常為一種方波信號,對方波信號而言,微電器電路(CR網(wǎng)絡(luò))能夠很好地在信號上升沿與下降沿的時刻產(chǎn)生與上升/下降率成正比的正負脈沖?;谠撍悸?,新型的SCR觸發(fā)電路結(jié)構(gòu)如圖3所示,該電路由電容C與電阻R構(gòu)成檢測網(wǎng)絡(luò)(微分電路),由二極管D1提供單向的觸發(fā)電流通路。此外,二極管D2、D3為SCR的關(guān)斷信號提供單向通路,并且兩個二極管的串聯(lián)存在約1.5 V左右的死區(qū)電壓。該電壓使得ESD電流只能通過SCR的寄生NPN管泄放而不會通過觸發(fā)電路內(nèi)部電阻R流入GND,保證了ESD電流的路徑(即SCR與觸發(fā)電路實現(xiàn)很好的電隔離)??梢钥闯?,新型電路結(jié)構(gòu)的輸出端與SCR的門極相連,SCR門極即可作為觸發(fā)端,也可作為抽取端,為設(shè)計提供了較大便利。
圖1 低電壓觸發(fā)可控硅整流器(LVTSCR)剖面圖
3.2 新型SCR觸發(fā)電路工作原理
假設(shè)SCR器件為普通的低維持電壓器件,當ESD來臨時,該電路電容C上的瞬態(tài)充電電流iC1大小可表示為:
此時在A點上感應(yīng)出的電壓為:
19 構(gòu)建 PPP(Public Private Partnership)模式血液凈化培訓(xùn)中心的實踐與探索 王九生,胡方圓,曹 鵬,張曉萍,魏 麗,梅長林
由于該電流iC1是一個瞬態(tài)電流,因此VA同樣為一個瞬態(tài)電壓,該電壓將會通過二極管D1后加在SCR的門極G,當產(chǎn)生的門極電流iG1流過SCR中的寄生電阻Rpw所產(chǎn)生的壓降達到寄生NPN管的發(fā)射結(jié)開啟電壓(約0.7 V)時,寄生NPN開啟。NPN管開啟后,寄生PNP管隨之開啟,此時SCR器件的正反饋被觸發(fā)以泄放ESD電流。該過程即為SCR的觸發(fā)過程,無論SCR的觸發(fā)電壓Vt1有多高,在該電路的輔助下,器件都會在很低的電壓下開啟。
當ESD脈沖結(jié)束(假設(shè)ESD下降時間與上升時間相同,且ESD電壓在達到峰值后保持不變),其下降沿會在電容C上產(chǎn)生一個瞬態(tài)放電電流iC2:
從式(3)可以看出該電流的方向是由A點流入VDD的。因此,該電流在A點所產(chǎn)生的壓降VA2則為負壓。
由于負壓的產(chǎn)生,使得SCR門極電流iG2為負。因此,在ESD結(jié)束時,該電流產(chǎn)生的負壓將對SCR的門極電流進行抽取,該過程即為SCR結(jié)構(gòu)的關(guān)斷過程。電容放電電流可將SCR的門極電流抽取,從而關(guān)斷SCR器件。
由于SCR發(fā)生正反饋時的條件為寄生的BJT管共基極放大系數(shù)α(pnp)+α(npn)>1,門極電流iG可以引起陽極電流IA的變化,從而引起共基極放大系數(shù)的變化。根據(jù)研究,SCR關(guān)斷時需要抽取的最大門極電流IGM應(yīng)滿足:
其中IATO為被關(guān)斷的最大陽極電流。
由此可見,要想關(guān)斷SCR,反向抽取電流|IGM|應(yīng)滿足式(5)。反向放電電流iC2在當二極管D2、D3開啟以前為電阻R上流過的電流iR,當二極管D2、D3導(dǎo)通后,iC2中大部分由反向抽取電流IGM提供。因此,|VA|的最小值為當:
時所對應(yīng)的A點電壓,即:
電路采用某平臺下0.35μm BCD工藝,并通過Spectre仿真驗證。圖4為本文所提出的新型SCR觸發(fā)電路在正常信號上升沿通過時的仿真波形。新型電路的電阻R取值為5 kΩ,電容C取值為5 pF。二極管D1、D2、D3的寬長比均取為5μm/2μm。正常信號由0 V經(jīng)1 ms的上升時間達到5 V上電并保持。從輸出波形可以看出,該電路在電源上電情況下輸出0電位,ESD鉗位器件不會開啟,因此符合ESD設(shè)計的最基本要求,即ESD網(wǎng)絡(luò)不能夠影響電路的正常上電或工作。
圖4 新型SCR觸發(fā)電路在正常信號下的仿真結(jié)果
圖5為傳統(tǒng)ESD觸發(fā)電路的仿真波形。傳統(tǒng)電路的電阻R1取值為10 kΩ,電容C1的取值為10 pF。模擬的ESD信號加在VDD上并以10 ns的上升速度由0 V上升至10 V,保持200 ns后同樣以10 ns的下降速度下降至0 V。從輸出點的信號波形可以看到,在200 ns的ESD保持時間內(nèi),輸出信號高電平的維持時間在50 ns左右,電壓峰值達10 V左右。由于正常情況下鉗位器件的柵極一直輸出低電平使該電路處于關(guān)閉狀態(tài),一旦有快速上升的電壓脈沖產(chǎn)生時,就會輸出一個瞬態(tài)高電壓來觸發(fā)后級鉗位器件從而鉗位電壓。
圖6為本文所提出的新型SCR觸發(fā)電路在ESD脈沖通過時的仿真波形。模擬的ESD信號同樣加在VDD上并以10 ns的上升速度由0 V上升至10 V,保持200 ns后同樣以10 ns的下降速度下降至0 V。從輸出波形可以看出,在ESD電壓上升的時候,該電流輸出為一個瞬態(tài)的高電位以觸發(fā)SCR結(jié)構(gòu),而在ESD電壓下降時,該電流的輸出為一個負向的瞬態(tài)峰值電位以輔助SCR結(jié)構(gòu)的關(guān)斷,防止閂鎖效應(yīng)。
圖5 傳統(tǒng)觸發(fā)電路仿真圖
圖6 新型SCR觸發(fā)電路的仿真波形
為了進一步說明該電路對抗閂鎖效應(yīng)問題的作用,我們采用了混合模型仿真進行證明。首先對單獨的傳統(tǒng)SCR結(jié)構(gòu)與帶有新型觸發(fā)電路的傳統(tǒng)SCR分別進行了研究。某一時刻,某類TLP方波的脈沖信號(高于SCR觸發(fā)電壓)被加載到VDD電源線上用以觸發(fā)SCR器件,然后對SCR陽極電壓進行檢測,模擬出了SCR在脈沖下的瞬態(tài)響應(yīng)。單獨的傳統(tǒng)SCR結(jié)構(gòu)的瞬態(tài)響應(yīng)如圖7所示,可以看出,該期間大約在24 V左右時被觸發(fā),隨后將電壓鉗位到約15 V左右,當ESD結(jié)束后,可以看出SCR陽極電壓被拉低至2.5 V,發(fā)生閂鎖效應(yīng)。帶有觸發(fā)電路的傳統(tǒng)SCR結(jié)構(gòu)電壓電流響應(yīng)如圖8所示。從圖8(a)中可以看到,在經(jīng)過200 ns的高壓脈沖后,SCR陽極電流為0 A,這說明在脈沖觸發(fā)SCR后,SCR是可以被關(guān)斷的。由于仿真對比器件是采用一定會發(fā)生閂鎖效應(yīng)的傳統(tǒng)SCR結(jié)構(gòu),而帶有觸發(fā)電路的傳統(tǒng)SCR結(jié)構(gòu)結(jié)果卻顯示閂鎖效應(yīng)沒有發(fā)生,因此可以說明輔助觸發(fā)電路對SCR的關(guān)斷起到關(guān)鍵作用。該電路仿真的電壓響應(yīng)在圖8(b)中示出,對比圖7可以看出,ESD結(jié)構(gòu)的觸發(fā)電壓從傳統(tǒng)器件的15 V被降低到約6.2 V左右,這明顯降低的觸發(fā)電壓增加了ESD反應(yīng)速度。在ESD放電期間,電壓同樣被安全地鉗位在了15 V左右的水平,電路得以安全保護。ESD脈沖過后,當電源電壓恢復(fù)到5 V的正常電位時,SCR器件由于被觸發(fā)電路關(guān)斷,其陽極電壓同樣保持5 V的電壓。因此該電路實現(xiàn)了ESD信號判別、脈沖的快速觸發(fā)以及輔助SCR關(guān)斷的功能。
圖7 單獨SCR結(jié)構(gòu)閂鎖仿真
圖8 帶有新型觸發(fā)電路的SCR結(jié)構(gòu)閂鎖仿真
本文提出了一種用于ESD防護的新型SCR觸發(fā)電路。該電路通過微分電路對ESD波形進行判斷,在ESD上升沿時輸出正向觸發(fā)電壓對后級的SCR門極進行開啟,并在ESD下降沿時輸出負向抽取電壓對后級的SCR門極進行關(guān)斷。將該電路與傳統(tǒng)SCR器件相結(jié)合,則不需要對傳統(tǒng)SCR器件進行特別的優(yōu)化即可獲得精確快速的ESD觸發(fā)。如此既能保留傳統(tǒng)SCR器件低功耗的優(yōu)勢又能克服其容易閂鎖的缺點,提高SCR器件的魯棒性和抗閂鎖能力,大大緩解了SCR器件It2與Vh之間的矛盾。
通過混合模型仿真可以看出,在VDD上電時并不能觸發(fā)該電路,SCR器件關(guān)閉;在ESD事件發(fā)生時,電路能精確地識別脈沖信號,從而輸出約±9 V的觸發(fā)/關(guān)斷信號來對后級的SCR進行開啟或關(guān)斷。
[1]劉紅霞,劉青山.0.18μm CMOS工藝下的新型ESD保護電路設(shè)計[J].西安電子科技大學(xué)學(xué)報(自然科學(xué)版),2009,36(5):867.
[2]B Song,Y Han,M Li,S Dong,WGuo,D Huang,F Ma and M Miao.Substrate-triggered GGNMOS in 65 nm CMOS process for ESD application[J].IEEE.Electron.Lett.2010,46(7):518-520.
[3]李冰,楊袁淵,董乾.基于SCR的ESD器件低觸發(fā)電壓設(shè)計[J].固體電子學(xué)研究與進展,2009,29(4):561-565.
[4]V Vashchenko,A Concannon,M T Beek,P Hopper.LVTSCR structures for latch-up free ESD protection of BiCMOS RF circuits[J].Microelectronics Reliability,2003,43(1):61-69.
[5]M D Ker.Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI[J].IEEE.Transactions on Electron Devices,1999,46(1):173-183.
[6]顏駿,夏興衡,吳為敬.一種全N型TFT ESD瞬態(tài)檢測電路的設(shè)計[J].天津工業(yè)大學(xué)學(xué)報,2012,31(4):61-64.
[7]Y Shan,J He and B Hu.PLDD/NHALO-assisted low-trigger SCR for high-voltage tolerant ESD protection in foundry CMOS process without extra mask[J].Electron.Lett.,2009,45(1):40-42.
[8]S Dong,J Wu,M Miao,J Zeng,Y Han,and J J Liou.High-holding-voltage silicon-controlled rectifier for ESD applications[J].IEEE Trans.Electron Device Lett.,2012,33(10):1342-1347.
A SCR Trigger Circuit for ESD Protection
SHAO Hong1,ZHANG Sen1,QIZhao2,QIAO Ming2
(1.CSMC technologies corporation,Wuxi 214028,China;2.State Key Laboratory of Electronic Thin Films and Integrated Device,UESTC,Chengdu 610054,China)
The paper describes a new SCR triggering circuit for ESD protection.It can detect the ESD voltage and output a triggering signal and open the SCR device to protect the inner circuit.After the ESD case,the circuit can detect the fall edge of ESD voltage to output a signal.Then the SCR device will be turned off to prevent latch-up effect.The simulation results show the novel triggering circuit can detect the ESD pulse and output different signals,so it is good for reducing the triggering voltage SCR and preventing latch-up effect.
ESD protection;triggering circuit;triggering voltage;latch-up effect
TN402
A
1681-1070(2017)10-0026-05
2017-6-27
邵 紅(1969—),男,江蘇無錫人,1991年電子科技大學(xué)微電子技術(shù)專業(yè)本科畢業(yè),東南大學(xué)碩士研究生,長期從事集成電路設(shè)計和工藝集成等開發(fā)工作,主要研究方向為半導(dǎo)體器件、集成電路制造工藝等的設(shè)計和研究。