陳海波，劉 遠(yuǎn)，吳建偉，恩云飛

（1.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072；2.工業(yè)和信息化部電子第五研究所電子元器件可靠性物理及其應(yīng)用技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣州510610；3.華南理工大學(xué)微電子學(xué)院，廣州510640）

埋氧離子注入對(duì)P型部分耗盡SOI電學(xué)與低頻噪聲的影響

陳海波1，劉 遠(yuǎn)2,3，吳建偉1，恩云飛2

（1.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無錫214072；2.工業(yè)和信息化部電子第五研究所電子元器件可靠性物理及其應(yīng)用技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣州510610；3.華南理工大學(xué)微電子學(xué)院，廣州510640）

針對(duì)抗輻照SOIPMOS器件的直流特性與低頻噪聲特性展開試驗(yàn)與理論研究，分析離子注入工藝對(duì)PMOS器件電學(xué)性能的影響，并預(yù)測(cè)其穩(wěn)定性的變化。首先，對(duì)離子注入前后PMOS器件的閾值電壓、遷移率和亞閾擺幅進(jìn)行提取。測(cè)量結(jié)果表明：埋氧化層離子注入后，器件背柵閾值電壓由-43.39 V變?yōu)?39.2 V，空穴有效遷移率由127.37 cm2/Vs降低為80.45 cm2/Vs，亞閾擺幅由1.35 V/dec增長(zhǎng)為1.69 V/dec；結(jié)合背柵閾值電壓與亞閾擺幅的變化，提取得到埋氧化層內(nèi)電子陷阱與背柵界面態(tài)數(shù)量的變化。隨后，分析器件溝道電流噪聲功率譜密度隨頻率、溝道電流的變化，提取γ因子與平帶電壓噪聲功率譜密度，由此計(jì)算得到背柵界面附近的缺陷態(tài)密度?；陔姾伤泶C(jī)制，提取離子注入前后埋氧化層內(nèi)陷阱態(tài)隨空間分布的變化。最后，基于遷移率隨機(jī)漲落機(jī)制，提取得到離子注入前后PMOS器件的平均霍格因子由6.19×10-5增長(zhǎng)為2.07×10-2，這表明離子注入后器件背柵界面本征電性能與應(yīng)力穩(wěn)定性將變差。

絕緣體上硅；部分耗盡；低頻噪聲；離子注入

1 引言

SOICMOS器件具有功耗低、集成度高、抗單粒子效應(yīng)強(qiáng)等優(yōu)點(diǎn)，并徹底消除了體硅CMOS器件中所呈現(xiàn)的寄生閂鎖等效應(yīng)，因而在太空等極端環(huán)境中得到廣泛應(yīng)用[1]。由于SOICMOS器件埋氧化層較厚，其抗總劑量電離輻照能力較差；電離輻照在SOICMOS器件埋氧化層中將誘生固定電荷，這將使其背柵閾值電壓漂移，并進(jìn)而影響電路和系統(tǒng)的正常工作[2]。

為提升SOICMOS器件的抗總劑量輻照性能，業(yè)界常采用埋氧化層離子注入等方法[3～5]，通過增加電子陷阱的形式對(duì)輻照誘生固定正電荷進(jìn)行補(bǔ)償，由此減少器件的背柵閾值電壓漂移量。據(jù)文獻(xiàn)[4]、[5]報(bào)道，Mrstik等通過采用Al、Si、P等離子對(duì)埋氧化層進(jìn)行注入，已成功提升器件的抗輻照性能。

在埋氧化層離子注入過程中，注入離子不可避免地將對(duì)Si-SiO2界面造成一定損傷；此外，在埋氧化層中加入電子陷阱對(duì)器件本征性能與可靠性也將造成一定影響[6～8]；Xiong H D 等的試驗(yàn)結(jié)果[7～8]表明：采用埋氧化層離子注入后的器件，其在長(zhǎng)時(shí)間電應(yīng)力下電學(xué)穩(wěn)定性明顯變差。因而，有必要選擇合適的離子注量，在器件抗輻照性能、本征性能與可靠性之間進(jìn)行一定折中，同時(shí)兼顧空間抗輻照能力與電路穩(wěn)定工作兩方面的需求。

本文針對(duì)埋氧化層離子注入前后部分耗盡SOI PMOS器件電學(xué)性能的變化展開試驗(yàn)與理論研究，分析離子注入對(duì)器件前柵與背柵界面性能、直流特性與低頻噪聲特性的影響。基于低頻噪聲的分析與參數(shù)提取結(jié)果，計(jì)算平帶電壓噪聲功率譜密度，并進(jìn)而獲得界面附近的陷阱態(tài)密度；基于電荷隧穿機(jī)制，計(jì)算埋氧化層內(nèi)陷阱態(tài)的空間分布；基于遷移率隨機(jī)漲落機(jī)制，計(jì)算Hooge因子，定性分析器件的工藝質(zhì)量并預(yù)測(cè)其可靠性。

2 器件結(jié)構(gòu)參數(shù)與直流特性

2.1 器件結(jié)構(gòu)參數(shù)

本文所用樣品為部分耗盡結(jié)構(gòu)SOIPMOS器件，器件結(jié)構(gòu)如圖1所示；其中前柵氧化層厚度tox為17.5 nm，埋氧化層厚度tbox為375 nm，有源層硅膜厚度tsi為205 nm；可計(jì)算得到器件前柵單位面積氧化層電容Cox為1.97×10-7F/cm2，埋氧化層單位面積電容Cbox為9.2×10-9F/cm2。試驗(yàn)所用器件寬長(zhǎng)比（W/L）為 8μm/1.6μm。

在器件制備過程中，擬采用三種離子注量對(duì)器件埋氧化層進(jìn)行離子注入，以增加埋氧化層內(nèi)的電子陷阱數(shù)量。未經(jīng)受離子注入處理的器件在后文中將被命名為芯片A；而受到離子注入處理的器件則分別命名為芯片B、芯片C和芯片D。其中，芯片B中所受離子注入的注量最低，而樣品D中所受離子注入的注量最高。下文將對(duì)芯片A至芯片D的直流特性與低頻噪聲特性進(jìn)行測(cè)量與計(jì)算，定量分析離子注入前后樣品質(zhì)量的變化。

2.2 器件直流特性

本節(jié)針對(duì)上述四款芯片（芯片A至芯片D），分別對(duì)其前柵、背柵轉(zhuǎn)移特性曲線進(jìn)行測(cè)量，結(jié)果如圖2、3所示。

圖1 部分耗盡SOIPMOS器件結(jié)構(gòu)示意圖

由圖2可知，埋氧化層離子注入對(duì)器件前柵電學(xué)特性影響較少，芯片A至芯片D的前柵轉(zhuǎn)移特性曲線較相似。其中，芯片A的前柵閾值電壓（Vfg）約為-1.17 V，前表面空穴有效遷移率（μeff）約為98 cm2/Vs，前柵亞閾擺幅（SS）約為 0.115 V/dec。

由圖3可知，離子注入對(duì)SOIPMOS器件背柵轉(zhuǎn)移特性曲線影響較大。隨著離子注量的增加，埋氧化層內(nèi)電子陷阱數(shù)量隨之變大，這使得背柵閾值電壓向正方向漂移，絕對(duì)值減小。經(jīng)參數(shù)提取，芯片A至芯片D的背柵閾值電壓（Vfb）分別為-43.39 V、-40.25 V、-40.06 V與-39.2 V；背界面空穴有效遷移率分別為127.37 cm2/Vs、109.47 cm2/Vs、102.5 cm2/Vs、80.45 cm2/Vs；背柵亞閾擺幅分別為 1.353 V/dec、1.367 V/dec、1.691 V/dec、1.687 V/dec。分析上述數(shù)據(jù)可知，在埋氧化層離子注入后，隨著離子注量的增加，背柵界面處缺陷密度增加，這使得空穴有效遷移率降低、亞閾擺幅變大，器件背柵界面處本征電學(xué)性能隨之退化。

器件亞閾擺幅的變化（ΔSS）直接反應(yīng)出離子注入處理前后器件背柵界面處界面態(tài)的變化；由文獻(xiàn)可知，器件亞閾擺幅與界面態(tài)（Dit）之間關(guān)系為[9]：

式中，K為波爾茲曼參數(shù)、T為環(huán)境溫度。由式（1）可分別提取得到離子注入在芯片B至芯片D中所誘生的界面態(tài)密度分別為1.35×1010cm-2eV-1，3.25×1011cm-2eV-1和 3.21×1011cm-2eV-1。由于 PMOS 器件的體電勢(shì)（φp）約為0.38 eV，因而離子注入在芯片B至芯片D中所誘生的界面態(tài)數(shù)量（ΔNit=φpΔDit）[10～11]分別為0.51×1010cm-2，1.24×1011cm-2和 1.22×1011cm-2。

器件背柵閾值電壓的變化通常由界面態(tài)和埋氧化層內(nèi)電子陷阱所決定[12]：

基于器件背柵閾值電壓與背柵界面態(tài)的變化量，可計(jì)算得到離子注入在芯片B至芯片D內(nèi)引入的電子陷阱數(shù)量（ΔNbox）分別為 1.86×1011cm-2、3.15×1011cm-2和4.63×1011cm-2，這與樣品離子注入處理過程中離子注量的變化趨勢(shì)相吻合。

3 器件低頻噪聲特性與分析

噪聲來源于物理量的隨機(jī)起伏。半導(dǎo)體器件中的低頻噪聲主要包括熱噪聲、散粒噪聲、產(chǎn)生-復(fù)合噪聲（G-R噪聲）與閃爍噪聲（1/f噪聲）。1/f噪聲與G-R噪聲的功率譜密度與頻率有關(guān)，在低頻情況下較為顯著，故統(tǒng)稱為低頻噪聲。由于1/f噪聲由器件表面缺陷及氧化層陷阱電荷所引起，因而往往能反映器件內(nèi)在質(zhì)量和可靠性的優(yōu)劣[1,12]。本節(jié)將針對(duì)SOIPMOS器件噪聲特性、缺陷態(tài)與離子注量的相關(guān)性展開測(cè)量與分析。

3.1 低頻噪聲測(cè)量系統(tǒng)

SOIPMOS器件低頻噪聲測(cè)量系統(tǒng)如圖4所示。系統(tǒng)采用半導(dǎo)體參數(shù)測(cè)試儀AgilentB1500的SMU單元監(jiān)控器件電學(xué)參數(shù)的變化，采用Agilent35670頻譜分析儀測(cè)量器件溝道電流的噪聲功率譜密度，采用AgilentE4727A構(gòu)建噪聲測(cè)量系統(tǒng)的濾波與低頻噪聲放大單元。為使得被測(cè)器件與低頻噪聲放大單元相匹配，需在器件柵極與漏極串聯(lián)相應(yīng)電阻RG與RD；由于器件柵極電阻較大，因而RG被設(shè)置為0Ω，RD則根據(jù)外界偏置情況選用33 kΩ或100 kΩ。

3.2 低頻噪聲特性

圖2 部分耗盡SOIPMOS器件的前柵轉(zhuǎn)移特性曲線

圖3 部分耗盡SOIPMOS器件的背柵轉(zhuǎn)移特性曲線

圖4 SOIPMOS器件的低頻噪聲測(cè)量系統(tǒng)[1,12]

基于上述低頻噪聲測(cè)量系統(tǒng)，可對(duì)四款SOI PMOS器件中前柵、背柵工作條件下低頻噪聲特性進(jìn)行測(cè)量與分析。在Vfg-Vtf=-3.7 V和Vds=-0.5 V條件下，所測(cè)量得到器件前柵低頻噪聲特性曲線（歸一化電流噪聲功率譜密度SID/ID2隨頻率f的變化）如圖5所示；在Vbg-Vtb=-6 V和Vds=-0.5 V的條件下，所測(cè)量得到器件背柵低頻噪聲特性曲線如圖6所示。

由圖5可知，離子注入前后SOIPMOS器件前柵低頻噪聲特性曲線較相似，這再次說明離子注入對(duì)SOIPMOS前柵工作參數(shù)與電學(xué)特性影響較小。器件前柵低頻噪聲特性曲線呈1/fγ的變化趨勢(shì)，其中γ約為1.12；這主要由前柵界面附近缺陷態(tài)捕獲和釋放載流子效應(yīng)所決定。由文獻(xiàn)[13]可知，γ因子反映了界面附近缺陷態(tài)的縱向分布；如果γ＜1，則有源層內(nèi)缺陷態(tài)密度將大于氧化層內(nèi)陷阱密度；如果γ＞1，則有源層內(nèi)缺陷態(tài)密度將小于氧化層內(nèi)陷阱密度?；讦靡蜃樱芍猄OIPMOS器件柵氧化層內(nèi)缺陷態(tài)密度較多。

圖6四類PMOS器件中背柵的低頻噪聲特性曲線

由圖6可知，離子注入對(duì)SOIPMOS器件背柵低頻噪聲特性曲線影響較大；隨著離子注量的增加，器件背柵噪聲功率譜密度隨之變大，這表明器件質(zhì)量與電學(xué)特性變差。在四款芯片中，器件背柵低頻噪聲特性曲線仍呈1/fγ的變化趨勢(shì)，但γ因子隨離子注量的增加而變大，分別為1.13、1.33、1.29和1.44。由上文可知，γ因子體現(xiàn)出埋氧化層內(nèi)電子陷阱的變化；隨著離子注入后埋氧化層內(nèi)電子陷阱的增加，γ因子呈變大趨勢(shì)。

為進(jìn)一步研究離子注入對(duì)SOIPMOS器件低頻噪聲的影響，器件歸一化電流噪聲功率譜密度SID/ID2隨溝道電流ID的變化如圖7、8所示。

基于傳統(tǒng)的電子隧穿理論，歸一化電流噪聲功率譜密度與平帶電壓噪聲功率譜密度（Svfb）之間的關(guān)系可表征為[9,12]：

式（3）中，gm為器件跨導(dǎo)。假定氧化層內(nèi)陷阱態(tài)在能帶中呈均勻分布，陷阱態(tài)密度與平帶電壓噪聲功率譜密度之間關(guān)系為[12,14]：

式（4）中，Nt為氧化層內(nèi)陷阱態(tài)密度(cm-3eV-1)；λ為隧穿衰變距離，其值在SiO2中通常為0.1 nm。

基于式（3），可由圖7所示低頻噪聲曲線中提取得到PMOS器件前柵平帶電壓噪聲功率譜密度，其值約為7.5×10-13V2Hz-1。因而，器件前柵氧化層內(nèi)陷阱態(tài)密度約為 1.39×1016cm-3eV-1。

此外，四款SOIPMOS器件背柵平帶電壓噪聲功率譜密度亦可通過式（3）求解得到，其值（芯片A～D）分別為 7×10-10V2Hz-1、9×10-9V2Hz-1、1.7×10-8V2Hz-1和4.6×10-8V2Hz-1。因而，離子注入前后芯片A～D中埋氧化層內(nèi)陷阱態(tài)密度分別約為2.85×1016cm-3eV-1、3.66×1017cm-3eV-1、6.92×1017cm-3eV-1和 1.87×1018cm-3eV-1，這些結(jié)果與上文中基于直流特性所提取得到埋氧化層內(nèi)電子陷阱數(shù)量的變化趨勢(shì)相吻合。

基于電荷隧穿機(jī)制，溝道反型層內(nèi)電荷與埋氧化層內(nèi)陷阱電荷的交互將主導(dǎo)SOI器件的低頻噪聲。由于電荷在氧化層內(nèi)的隧穿距離受時(shí)間常數(shù)τ的影響，而τ=1/(2πf)，因而電荷在埋氧化層內(nèi)的隧穿距離與頻率之間的關(guān)系為[12,15]：

圖5 四類PMOS器件中前柵的低頻噪聲特性曲線

圖7 四款PMOS器件中前柵歸一化電流噪聲功率譜密度隨溝道電流的變化

式（5）中，τ0為氧化層界面附近電荷隧穿（小于5 nm）的時(shí)間常數(shù)，通常為10-10s；而x為陷阱電荷距二氧化硅-硅界面的距離（深度）。由式（5）可知，電荷的隧穿能力與其距界面的距離呈E指數(shù)減小。

圖8 四款PMOS器件中背柵歸一化電流噪聲功率譜密度隨溝道電流的變化

基于式（5），并結(jié)合器件低頻噪聲測(cè)量曲線，可提取得到離子注入前后埋氧化層內(nèi)電子陷阱密度隨空間的變化。由圖9可知，電子陷阱密度將隨離子注量的增加而增加，芯片A中埋氧化層內(nèi)陷阱態(tài)密度僅為芯片D中埋氧化層陷阱態(tài)密度的百分之一。

圖9 四款SOIPMOS器件中埋氧化層內(nèi)陷阱態(tài)密度的空間分布

在傳統(tǒng)MOS器件低頻噪聲模型中，Hooge的試驗(yàn)結(jié)果表明，PMOS器件低頻噪聲特性將更依賴于有源層內(nèi)遷移率的隨機(jī)漲落。在考慮遷移率隨機(jī)漲落機(jī)制與模型的基礎(chǔ)上，可提取Hooge經(jīng)驗(yàn)因子，由此評(píng)估PMOS器件及其本征性能的優(yōu)劣，并預(yù)測(cè)器件的電學(xué)穩(wěn)定性?；贖ooge經(jīng)驗(yàn)?zāi)Ｐ?，器件噪聲功率譜密度可表征為[16]：

式（6）中，αH為Hooge因子，可用于區(qū)分不同器件與材料低頻噪聲的大小。

基于式（6），由圖9中可估算四類器件的平均Hooge 因子 αH分別為 6.19×10-5、1.28×10-3、1.55×10-3和 2.07×10-2，如圖 10 所示。

由文獻(xiàn)[17]可知，在 MOSFET 中，αH介于 10-6至10-4之間。由圖10可見，芯片D的αH較芯片A大334倍，因而其背柵界面的本征電學(xué)性能與穩(wěn)定性較芯片A會(huì)差許多；在經(jīng)受同等外部應(yīng)力的條件下，芯片D的電學(xué)穩(wěn)定性也將較芯片A差許多。

圖10 四款SOIPMOS器件背柵界面的Hooge因子

4 結(jié)論

本文針對(duì)抗輻照SOI PMOS器件的直流特性與低頻噪聲特性展開試驗(yàn)與理論研究。首先，針對(duì)離子注入前后器件的直流特性進(jìn)行測(cè)量與分析；基于亞閾擺幅，提取離子注入前后器件背柵界面態(tài)的變化；結(jié)合背柵閾值電壓的變化，定量分析離子注入在埋氧化層內(nèi)引入的電子陷阱密度。隨后，基于低頻噪聲測(cè)量與分析，提取γ因子與平帶電壓噪聲功率譜密度，提取界面附近的缺陷態(tài)密度；結(jié)合電荷隧穿機(jī)制，提取埋氧化層內(nèi)陷阱態(tài)隨空間的分布。最后，結(jié)合遷移率隨機(jī)漲落機(jī)制，提取霍格因子，定量評(píng)價(jià)離子注入前后器件工藝的差異性，并預(yù)測(cè)其質(zhì)量與電學(xué)穩(wěn)定性。

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Dependence of Ion Implantation on the Electrical Characteristics and Low Frequency Noise in the P-Type PD-SOI Devices

CHEN Haibo1,LIU Yuan2,3,WU Jianwei1,EN Yunfei2
（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi214072,China；2.Science and Technology on Reliability Physics and Application of Electronic Component Laboratory,CEPREI,Guangzhou 510610,China；3.School of Microelectronics,South China University of Technology,Guangzhou 510640,China）

Electrical characteristics and low frequency noise of radiation harden partially depleted siliconon-insulator(PD-SOI)p-channel devices are discussed in the paper.The dependence of ion implantation on the electrical performance in the PMOS is studied.Firstly,threshold voltage,hole field effect mobility and sub-threshold swing are extracted.As ion implantation induces electron traps in the buried oxide and back interface states,back gate threshold voltage increases from-43.39 V to-39.2 V and hole field effect mobility decreases from 127.37 cm2/Vs to 80.45 cm2/Vs,while sub-threshold swing increases from 1.35 V/dec to 1.69 V/dec.Based on the variation of back gate threshold voltage and sub-threshold swing,the concentration ofelectron traps in the buried oxide and back interface states are estimated.Subsequently,low frequency noise characteristics are measured.The value of γ and flat-band voltage noise powerspectral densities in the PD-SOI devices with and without ion implantation are extracted,thus the average trap density in the buried oxide are calculated.Based on charge tunneling mechanism,the spatial distribution of electron traps in the buried oxide is extracted.At last,based on mobility fluctuation mechanism,the average Hooge's parameters are extracted which increase from 6.19×10-5to 2.07×10-2,indicating that the intrinsic electronic performances and stress inst abilities are degenerated after ion implantation.

Silicon on insulator;partially depleted;low frequency noise;ion implantation

TN305.3

A

1681-1070（2017）10-0036-06

2017-5-30

陳海波（1986—），男，河南商丘人，碩士，畢業(yè)于西北工業(yè)大學(xué)材料學(xué)專業(yè)，主要從事半導(dǎo)體集成電路工藝和器件可靠性研究。