劉廣民，張連新，張 敏，戴曉靜，黃小津

（中國(guó)工程物理研究院 機(jī)械制造工藝研究所，四川 綿陽(yáng)621900）

快刀伺服控制器設(shè)計(jì)中的信號(hào)完整性問題研究

劉廣民，張連新，張 敏，戴曉靜，黃小津

（中國(guó)工程物理研究院 機(jī)械制造工藝研究所，四川 綿陽(yáng)621900）

在快刀伺服（FTS，F(xiàn)ast Tool Servo）控制器設(shè)計(jì)過程中，其中的核心技術(shù)單元包括電壓反饋、位移反饋以及高頻模擬電壓信號(hào)控制全部基于具有高速數(shù)據(jù)總線的ADC或DAC實(shí)現(xiàn)，如果信號(hào)完整性問題處理不好就會(huì)對(duì)控制器的性能造成不良影響。為了使快刀伺服控制器具備良好的信號(hào)完整性，本文基于Hyperlynx仿真軟件，對(duì)快刀伺服控制器中的核心器件（FPGA、模數(shù)轉(zhuǎn)換器ADS1602以及數(shù)模轉(zhuǎn)換器DAC9881）和關(guān)鍵信號(hào)路徑的信號(hào)完整性問題進(jìn)行了詳細(xì)的分析和仿真研究，得到了量化的信號(hào)完整性改善方法和措施，為實(shí)際的控制器電路設(shè)計(jì)提供了有價(jià)值的理論依據(jù)和指導(dǎo)。

快刀伺服控制器；信號(hào)完整性；Hyperlynx；FPGA；ADS1602

在具有復(fù)雜表面或微結(jié)構(gòu)的光學(xué)零件加工領(lǐng)域，快刀伺服系統(tǒng)（FTS）相對(duì)于現(xiàn)代的一些加工技術(shù)和方法：比如電子束直寫技術(shù)、激光束直寫技術(shù)以及蝕刻技術(shù)和LIGA等，在加工精度及一致性、加工效率和經(jīng)濟(jì)性方面都有一定的優(yōu)勢(shì)，已經(jīng)成為研究的熱點(diǎn)[1-2]。另外FTS輔助金剛石車削技術(shù)也已經(jīng)廣泛應(yīng)用于多個(gè)加工領(lǐng)域[3]。

基于上述背景，我們對(duì)快刀伺服系統(tǒng)中的關(guān)鍵技術(shù)開展了系列研究工作，包括控制技術(shù)、驅(qū)動(dòng)技術(shù)、柔性鉸鏈技術(shù)等。其中快刀伺服控制技術(shù)是快刀系統(tǒng)智能算法實(shí)現(xiàn)、精度以及頻響保證的關(guān)鍵技術(shù)之一，而作為控制系統(tǒng)的基石，硬件電路性能直接關(guān)系到快刀控制器設(shè)計(jì)的成敗。隨著電路工作頻率的提高以及印制電路板密度的增加，信號(hào)完整性顯得愈發(fā)重要，已經(jīng)成為高速硬件電路設(shè)計(jì)能否成功的關(guān)鍵因素之一[4]。因此對(duì)于高速電路占據(jù)很大比重的快刀伺服控制器，對(duì)其設(shè)計(jì)中的信號(hào)完整性問題必須給予足夠關(guān)注。Hyperlynx是典型的SI仿真軟件，對(duì)主要 PCB類型文件都提供接口，適用于低頻段（GHz以下）的信號(hào)完整性和電磁兼容仿真[5]。文中將基于Hyperlynx軟件對(duì)快刀伺服控制系統(tǒng)硬件的信號(hào)完整性問題進(jìn)行探討和分析，為實(shí)際工程設(shè)計(jì)提供理論依據(jù)和指導(dǎo)意見。

1 快刀伺服控制系統(tǒng)架構(gòu)設(shè)計(jì)

快刀伺服關(guān)鍵技術(shù)研究技術(shù)指標(biāo)如下：最大位移50 μm；重復(fù)定位精度5 nm；20 μm情況下頻響150 Hz?；诖耍疚奶岢隽巳鐖D1所示的快刀伺服控制系統(tǒng)設(shè)計(jì)架構(gòu)。虛線框部分將是本文信號(hào)完整性的重點(diǎn)分析研究對(duì)象。FPGA作為核心處理器，負(fù)責(zé)接收、解析來自上位的控制和位移指令，處理電壓和位移反饋數(shù)據(jù)并進(jìn)行壓電陶瓷位移實(shí)時(shí)控制。位移指令接收設(shè)計(jì)了模擬信號(hào)方式和無線通信兩種方式?？蓾M足實(shí)時(shí)性與遠(yuǎn)程控制的不同需求場(chǎng)合。

圖1 快刀伺服控制系統(tǒng)架構(gòu)

根據(jù)課題標(biāo)的，ADC采樣精度需要達(dá)到1/10 000，另外基于壓電陶瓷驅(qū)動(dòng)的快刀伺服系統(tǒng)最高頻響一般在2 000 Hz左右[5]，根據(jù)耐奎斯特抽樣定理[7]，保證頻譜不失真的ADC采樣頻率需大于4 KHz。同時(shí)為了提高閉環(huán)精度，需要對(duì)全量程細(xì)分，當(dāng)量程20 μm、頻響150 Hz、重復(fù)定位精度5 nm時(shí)，ADC采樣頻率至少為0.6 MHz?；谏鲜鲂枨螅珹DC選用TI公司的ADS1602，精度16位，最高采樣頻率2.5 MHz。數(shù)據(jù)接口為SPI總線，最高數(shù)據(jù)傳輸速率40 MHz。DAC器件選擇了TI公司的DAC9881，分辨率為18位，建立時(shí)間只有5 μs。數(shù)據(jù)接口為最高頻率50 MHz的SPI總線。FPGA選用了Altera公司CycloneIV系列的EP4CE15F17I7。

2 關(guān)鍵信號(hào)完整性分析

如果數(shù)字邏輯電路的頻率達(dá)到或者超過45～50 MHz，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)的一部分（如1/3），就需要考慮信號(hào)完整性問題[8]。ADS1602和DAC9881的SPI的總線速率都已經(jīng)接近和達(dá)到了這個(gè)頻率范圍。文中將ADS1602與FPGA的SPI總線作為研究對(duì)象進(jìn)行信號(hào)完整性分析，再將總結(jié)出的分析方法和結(jié)論應(yīng)用于DAC9881的信號(hào)完整性討論。圖2是ADS1602與FPGA的 SPI總線接口，其中CLK為采樣時(shí)鐘，來源為有源高精度晶振；SCLK是SPI總線同步時(shí)鐘；FSO為幁同步信號(hào)；DOUT為轉(zhuǎn)換數(shù)據(jù)輸出；SYNC為同步信號(hào)。

圖2 ADS1602與FPGA的SPI總線接口

文中選擇SCLK和DOUT作為對(duì)象分析和討論反射、延遲以及串?dāng)_這幾個(gè)關(guān)鍵信號(hào)完整性問題，其它的依此類推。器件的IBIS模型由器件廠商官方網(wǎng)站獲取。

2.1 反 射

ADS1602的SCLK信號(hào)完整性分析模型如圖3所示。

圖3 SCLK信號(hào)完整性分析模型

當(dāng)傳輸線的長(zhǎng)度L（單位為in）與信號(hào)上升時(shí)間RT（單位為ns）比值小于1時(shí)[9]，反射信號(hào)就會(huì)淹沒在信號(hào)邊沿中而不會(huì)出現(xiàn)反射造成的振鈴等問題。根據(jù)ADS1602的IBIS模型，其上升沿和下降沿斜率最快分別為：

其中，ramp_r為上升沿斜率，ramp_f為下降沿斜率。

ADS1602設(shè)計(jì)為3.3 V數(shù)字接口，其最快上升時(shí)間與下降時(shí)間分別是3 ns和3.9 ns。因此當(dāng)互連線長(zhǎng)度不超過3in時(shí)就不會(huì)出現(xiàn)信號(hào)完整性問題。而實(shí)際設(shè)計(jì)中很多情況下是滿足不了互連線長(zhǎng)度要求的，需要通過阻抗匹配來解決信號(hào)完整性問題。

反射系數(shù)公式如式3所示[10]，只要保證源端或負(fù)載端的阻抗ZL與傳輸線阻抗Z0相等，則反射系數(shù)ρ為零，反射就不會(huì)發(fā)生。

阻抗匹配的端接技術(shù)主要有以下幾種[11]：

1）片上源端自端接；2）源端串行端接；3）負(fù)載端并行電阻端接；4）負(fù)載端并行阻容端接。其中方案1最優(yōu)，節(jié)省空間、成本低并節(jié)省功耗，但是這一方案依賴于芯片本身；方案2主要缺點(diǎn)是占用板子有效面積；方案3會(huì)增加額外的功耗；方案4解決了方案3的功耗問題，但是由于電容的使用增加了信號(hào)延遲。

解決好阻抗匹配問題的先決條件是知曉驅(qū)動(dòng)源與信號(hào)線的阻抗[12]，在Hyperlynx軟件的優(yōu)化端接選項(xiàng)（optimize termination…）中可以看到ADS1602的輸出引腳驅(qū)動(dòng)阻抗為51.7 ohm，該值已經(jīng)接近大多數(shù)情況下的傳輸線阻抗值，因此為了節(jié)省板上空間，可以嘗試通過傳輸線的參數(shù)以及疊層設(shè)計(jì)使傳輸線的阻抗接近51.7 ohm來達(dá)到阻抗匹配的目的。

文中電路板的疊層設(shè)計(jì)如圖4所示，電路板層為6層，絕緣材料為FR4，相對(duì)介電常數(shù)在4.0至4.9之間，這里取4.3。

圖4 印制電路板疊層設(shè)計(jì)方案

表1給出了目標(biāo)阻抗值為51.7 ohm時(shí)各信號(hào)層的導(dǎo)線寬度計(jì)算值，頂層和底層導(dǎo)線寬度為47.199 mil，內(nèi)部信號(hào)層為17.235 mil，導(dǎo)線過寬會(huì)導(dǎo)致電路面積并且影響布通率，因此通過傳輸線設(shè)計(jì)直接阻抗匹配的方案不可取。文中采取源端串行端接方案。當(dāng)導(dǎo)線寬度設(shè)計(jì)為6 mil時(shí)各層互連線的阻抗值如表2所示。

表1 目標(biāo)阻抗為51.7 ohm時(shí)不同布線層的信號(hào)線寬

表2 線寬6 mils情況下不同布線層的信號(hào)阻抗

采取源端串行端接方案時(shí)，需要保證驅(qū)動(dòng)輸出阻抗與匹配阻抗的和等于傳輸線阻抗[13]，因此當(dāng)傳輸線布置在頂層和底層以及布置在中間2個(gè)信號(hào)時(shí)，匹配阻抗分別為：

頂層或底層：Z=Z0-ZS=114.7-51.7=63 ohm；

中間信號(hào)層：Z=76.1-51.7=24.4 ohm。

實(shí)施阻抗匹配后的信號(hào)完整性分析模型如圖5所示。

圖5 實(shí)施阻抗匹配后的SCLK信號(hào)完整性分析模型

圖6是阻抗匹配實(shí)施前后的FPGA接收端仿真波形，傳輸線長(zhǎng)度為5in，線寬6 mils，激勵(lì)源頻率為40 MHz，IC模型選擇Fast-strong，即選擇可能出現(xiàn)的最壞情況。可以看出，傳輸線無論布置在外層還是內(nèi)部信號(hào)層，實(shí)施阻抗匹配后波形的信號(hào)完整性均有所改善。

圖6 阻抗匹配前后的波形對(duì)比

2.2 傳輸延遲

圖7為ADS1602的SPI總線信號(hào)之間嚴(yán)格的時(shí)序關(guān)系，其中tCF（SCLK上升沿至TCF上升沿之間的延時(shí)）與tDS（SCLK上升沿至有效數(shù)據(jù)的延時(shí)）最為嚴(yán)格，均為5 ns，如果考慮FPGA本身的邏輯時(shí)序延遲，則傳輸線之間的相對(duì)延遲還應(yīng)該更小，本文預(yù)留了3 ns時(shí)間余量，可以估計(jì)出允許的最大的信號(hào)間的信號(hào)線長(zhǎng)度差值。

圖7 ADS1602工作時(shí)序圖

式（4）給出了信號(hào)線長(zhǎng)度與傳輸延遲之間的關(guān)系。其中，ΔLmax為最大允許傳輸線長(zhǎng)度差；c為光速；ΔTD（max）為最大允許相對(duì)傳輸延遲，這里取 2 ns；εr為相對(duì)介電常數(shù)，這里取值4.3。根據(jù)上述參數(shù)可以得出信號(hào)線之間的最大長(zhǎng)度差不能超過289 mm。

2.3 串 擾

串?dāng)_是指信號(hào)在傳輸線上傳輸時(shí)，產(chǎn)生的電磁場(chǎng)通過互容和互感對(duì)其它傳輸線產(chǎn)生耦合噪聲[14]。任何一對(duì)網(wǎng)絡(luò)之間都存在串?dāng)_，尤其相鄰網(wǎng)絡(luò)相互影響最大。文中將ADS1602的SCLK和DOUT這兩條相鄰網(wǎng)絡(luò)作為攻擊網(wǎng)絡(luò)和受害網(wǎng)絡(luò)進(jìn)行分析，找出最佳設(shè)計(jì)準(zhǔn)則。一般情況下，串?dāng)_約占信號(hào)擺幅的5%，本文中信號(hào)擺幅為3.3 V，因此最大串?dāng)_應(yīng)小于165 mV。

串?dāng)_仿真原理圖如圖8所示。為了防止反射對(duì)串?dāng)_噪聲的干擾，攻擊網(wǎng)絡(luò)SCLK以及受害網(wǎng)絡(luò)DOUT都加入了匹配阻抗，其中受害網(wǎng)絡(luò)兩端都加上與導(dǎo)線特性阻抗相等的匹配阻抗。

圖8 串?dāng)_仿真模型

在攻擊網(wǎng)絡(luò)信號(hào)強(qiáng)度以及邊沿斜率一定的情況下，串?dāng)_噪聲主要與信號(hào)路徑間距、耦合長(zhǎng)度以及信號(hào)所在層位置相關(guān)。表3給出了不同條件下仿真得到的近端串?dāng)_以及遠(yuǎn)端串?dāng)_電壓幅值，圖9a和圖9b為其中串?dāng)_最大與最小的2個(gè)圖例?？梢钥闯鲈龃笮盘?hào)路徑間距以及減小信號(hào)耦合長(zhǎng)度都能減小串?dāng)_幅值，并且耦合線在內(nèi)部信號(hào)層時(shí)串?dāng)_值明顯小于外部信號(hào)層，這是因?yàn)閮?nèi)部信號(hào)層的有效介電常數(shù)大而延緩了信號(hào)速度的緣故。當(dāng)然如果能采用帶狀線遠(yuǎn)端串?dāng)_就不會(huì)出現(xiàn)[15]。

表3 串?dāng)_仿真結(jié)果

圖9 串?dāng)_仿真波形圖

根據(jù)仿真結(jié)果，可以采取以下走線策略：在近芯片端由于封裝限制，必須近距離并行走線，耦合長(zhǎng)度不大于0.5 in，在遠(yuǎn)芯片位置，信號(hào)路徑間距大于等于20 mil。

3 DAC9881的信號(hào)完整性設(shè)計(jì)

以與ADS1602同樣的分析方法，并基于TI公司官網(wǎng)提供的IBIS模型，對(duì)DAC9881與FPGA的互聯(lián)高速SPI總線進(jìn)行了信號(hào)完整性分析，可以得出如表4所示的信號(hào)完整性加強(qiáng)策略。

表4 DAC9881的信號(hào)完整性加強(qiáng)策略

4 結(jié) 論

文中基于Hyperlynx仿真軟件，對(duì)快刀伺服控制器設(shè)計(jì)過程中的信號(hào)完整性問題進(jìn)行了詳細(xì)的分析和研究，重點(diǎn)討論了 FPGA與高速 AD轉(zhuǎn)換器ADS1602以及FPGA與高速DA轉(zhuǎn)換器DAC9881之間的高速互聯(lián)SPI總線的反射，延遲以及串?dāng)_問題，為實(shí)際電路設(shè)計(jì)提供了量化的信號(hào)完整性增強(qiáng)措施。本文的研究過程和研究結(jié)果也能為類似的具有信號(hào)完整性問題的電路設(shè)計(jì)提供參考。

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Research of SI problems in the designing of FTS controler

LIU Guang-min，ZHANG Lian-xin，ZHANG Min，DAI Xiao-jing，HUANG Xiao-jin
（The Institute of Machinery Manufacturing Technology，China Academy of Engineering Physics，Mianyang 621900，China）

In the process of FTS controller design，The key technologies including Voltage feedback and The displacement feedback and High frequency analog voltage signal control，all these are realized based on ADC or DAC with High speed data bus.The controller performance Will be affected by the bad if the problems of signal integrity （SI）can't be solved vellwell.In order to achieve nicer SI performance，the SI problems for the core devices and the key signal path wereanalysed and researched In the simulation methods using software Hyperlynx in this paper.Research results can providedsome valuable references and guidance for The actual circuit design process.

FTS controler；SI；Hyperlynx；FPGA；ADS1602

TN02

A

1674－6236（2017）10-0069-05

2016-07-12稿件編號(hào)：201607095

國(guó)防基礎(chǔ)科研計(jì)劃資助項(xiàng)目（A1520133005）；中物院超精密加工技術(shù)重點(diǎn)實(shí)驗(yàn)室資助項(xiàng)目（ZZ13001）

劉廣民（1976—），男，四川綿陽(yáng)人，碩士，工程師。研究方向：特種電源、電機(jī)驅(qū)動(dòng)、嵌入式系統(tǒng)。