楊海峰

(中國西南電子技術研究所，成都 610036)

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基于Nand Flash的星載綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)*

楊海峰*

(中國西南電子技術研究所，成都 610036)

在星載平臺資源受限條件下，采用以FPGA+CPU為控制核心、Nand Flash為固態(tài)存儲陣列的系統(tǒng)架構，實現(xiàn)了高速、大容量、高可靠的數(shù)據(jù)記錄。針對傳統(tǒng)雙Plane操作與并行擴展對存儲速度提升有限、芯片使用較多的問題，采用4級流水線方式控制Flash陣列。為解決標準傳輸協(xié)議傳輸效率低的問題，設計了一種自定義高速串行傳輸協(xié)議。為減緩空間輻射環(huán)境對存儲數(shù)據(jù)的影響，采用了三模冗余、配置回讀與部分重構等容錯機制。對所提出系統(tǒng)進行的實驗驗證結果表明，該星載記錄系統(tǒng)存儲容量達36 Tbit，記錄與回放速度分別達到16 Gbit/s與8 Gbit/s，傳輸誤碼率為10-12，傳輸包效率為96.7%，可作為通用存儲系統(tǒng)以滿足航天應用需求。

衛(wèi)星有效載荷；固態(tài)記錄系統(tǒng)；Nand Flash存儲器；現(xiàn)場可編程門陣列;三模冗余

1 引 言

星載存儲系統(tǒng)是航天飛行平臺電子系統(tǒng)的重要組成部分，隨著深空探測及載人航天等任務的大力發(fā)展，飛行器往往需要同時執(zhí)行多種任務，探測任務的數(shù)據(jù)來源與復雜度增加，各類任務對星載存儲系統(tǒng)的存儲容量、存儲管理、數(shù)據(jù)記錄速率、數(shù)據(jù)回放速率、適應惡劣的空間環(huán)境的能力提出了更高的要求。同時，我國國土資源有限，難以在海外設置大量的地面接收站，更多依靠衛(wèi)星過境時再將數(shù)據(jù)回放的方式，這樣迫切需要一種可復用、擴展性強、容量大、存取速度快的星載數(shù)據(jù)存儲設備。

美國國家航空航天局(National Aeronautics and Space Administration,NASA)與歐洲航天局(European Space Agency,ESA)等國外研究機構對星載固態(tài)存儲設備開展了大量研究與實際應用，大多針對特定數(shù)據(jù)類型進行定制化設計，基本設計思想以單板甚至單處理芯片為核心，圍繞單一數(shù)據(jù)類型進行設計，接口速度與芯片性能受限[1-4]。從航天任務的實際應用需求出發(fā)，目前國內外星載存儲設備主要有以下一些問題：一是多元數(shù)據(jù)的綜合化存儲管理能力有待加強[5-7]；二是采用并行擴展與雙Plane讀寫技術，存儲容量與速率提升較為困難[8]；三是外部接口采用并行總線，硬件管腳占用較多，數(shù)據(jù)記錄與回放速率較低[9]；四是空間環(huán)境防護措施較為單一[10-11]。

為解決以上問題，本文以FPGA+CPU為中央控制核心，采用Nand型Flash為存儲介質，并引入多元數(shù)據(jù)綜合化存儲體系、自定義高速串行傳輸協(xié)議，針對空間環(huán)境的特點設計了三模冗余、配置回讀與部分重構機制等關鍵技術，在滿足系統(tǒng)設計指標要求的前提下降低Flash芯片數(shù)量，解決星載設備中的大容量數(shù)據(jù)存儲問題，完成數(shù)據(jù)的高速海量存儲。

2 在軌數(shù)據(jù)存儲需求分析

本固態(tài)記錄系統(tǒng)主要為對地觀測、測控、通信等載荷任務數(shù)據(jù)的大容量、高可靠存儲提供支撐。各類載荷的數(shù)據(jù)種類眾多，數(shù)據(jù)形式、保存周期、關鍵性各不相同。按對系統(tǒng)運行的影響及關鍵程度，劃分為關鍵數(shù)據(jù)和普通數(shù)據(jù)兩類數(shù)據(jù)。關鍵數(shù)據(jù)主要包含系統(tǒng)任務資源調度的參數(shù)文件、硬件配置文件、任務功能運行的信息庫、功能應用執(zhí)行的程序執(zhí)行體等，需要長期、可靠的存儲；普通數(shù)據(jù)主要包括狀態(tài)監(jiān)測數(shù)據(jù)和任務執(zhí)行過程中產(chǎn)生的原始數(shù)據(jù)、載荷數(shù)據(jù)等兩大類型，不會對系統(tǒng)運行造成影響，在任務前將根據(jù)存儲資源需求進行清理。

在所有任務中，對地觀測任務數(shù)據(jù)量最大。在分辨率為3 m時，對地觀測任務的最高數(shù)據(jù)速率約為8.2 Gbit/s。若每軌對地觀測任務開機10 min，按照平均工作時間計算，將產(chǎn)生約11.5 Tbit數(shù)據(jù)。

考慮數(shù)據(jù)可存儲兩天，同時考慮30%存儲余量，則普通數(shù)據(jù)總存儲需求為30 Tbit。關鍵數(shù)據(jù)存儲主要考慮數(shù)據(jù)的可靠性，為防止輻照或其他原因對數(shù)據(jù)造成損壞而影響系統(tǒng)運行或任務執(zhí)行，采用三模冗余(Triple Modular Redundancy,TMR)設計(即3塊數(shù)據(jù)存儲模塊同時存儲同樣的數(shù)據(jù)，讀出時進行判決輸出)。本系統(tǒng)關鍵數(shù)據(jù)的存儲容量要求30 Gbit以上，由于TMR設計，則每塊數(shù)據(jù)存儲模塊的關鍵數(shù)據(jù)存儲容量要求至少100 Gbit。考慮2倍的存儲容量裕度和30%的降額損失(生命末期與壞塊產(chǎn)生等影響)，則每塊數(shù)據(jù)存儲模塊的關鍵數(shù)據(jù)存儲容量需求接近300 Gbit。

根據(jù)對有效載荷系統(tǒng)和任務過程數(shù)據(jù)需求的分析以及衛(wèi)星總體的技術要求，主要指標梳理如下：

(1)總存儲容量≥32 Tbit(含一個冷備份模塊)，存儲介質選用高集成度、低成本的Nand Flash存儲器；

(2)記錄速率≥16 Gbit/s(雙通道備份)，回放速率≥8 Gbit/s，在進行數(shù)據(jù)存儲時可以同時進行數(shù)據(jù)輸出；

(3)數(shù)據(jù)記錄傳輸?shù)恼`碼率≤10-12。

3 綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)設計

3.1 系統(tǒng)總體架構設計

3.1.1 系統(tǒng)架構與模塊設計

目前主流的星載記錄系統(tǒng)有3種架構，即FPGA+DSP+存儲陣列、FPGA+存儲陣列、FPGA+CPU+存儲陣列[12]。第一種架構在FPGA內實現(xiàn)存儲陣列控制器設計，并可提供豐富的互連接口，DSP對于信號處理算法實現(xiàn)較強，但對系統(tǒng)的控制能力較弱；第二種架構無處理器的參與，對大容量存儲系統(tǒng)的文件管理等操作需全硬件實現(xiàn)，設計難度大、通用性較差；第三種架構中，F(xiàn)PGA提供豐富靈活的接口，CPU可對系統(tǒng)提供操作系統(tǒng)支持，降低文件管理與開發(fā)難度，可便于星務管理系統(tǒng)的統(tǒng)一調度，因而本系統(tǒng)采用FPGA+CPU+存儲陣列的架構。

記錄系統(tǒng)由8個模塊組成，包括2塊高速接口模塊、2塊主控模塊、4塊Nand Flash存儲模塊，所有模塊均采用CPU+FPGA架構，CPU用于支持文件系統(tǒng)及接口控制等功能，F(xiàn)PGA便于硬件擴展與重構，模塊符合VITA 78 SpaceVPX 6U空間標準規(guī)范，各模塊互連架構如圖1所示。

圖1 綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)總體組成圖

在備份關系上，高速接口模塊與主控模塊采用1∶1雙冗余備份設計；4塊Nand Flash存儲模塊包含3塊硬件冗余模塊與1塊備份模塊，各模塊的接口與硬件組成關系完全相同，以提高系統(tǒng)可靠性，總容量為36 Tbit。在互連關系上，高速接口模塊與4塊Nand Flash存儲模塊采用FPGA中內置的高速串行收發(fā)器GTP互連，并通過自定義高速串行傳輸協(xié)議進行數(shù)據(jù)的記錄與回放。高速接口模塊對外部載荷設備提供多路高速光纖SRIO接口，并支持SRIO交換架構，可與衛(wèi)星平臺其他載荷通過SRIO交換網(wǎng)絡互連，提升系統(tǒng)互連的靈活性。高速接口模塊與Nand Flash存儲模塊通過千兆以太網(wǎng)接口與主控模塊互連，傳輸?shù)退儆涗洈?shù)據(jù)。高速接口模塊與存儲模塊均通過兩路互為備份的CAN總線與主控模塊進行監(jiān)控與健康管理等數(shù)據(jù)的交互，并在其控制下進行協(xié)同工作，完成數(shù)據(jù)的記錄與回放功能。各模塊的初始配置信息預置在Nand Flash存儲模塊的關鍵數(shù)據(jù)存儲區(qū)，在系統(tǒng)發(fā)生軟故障時，可通過在軌維護模式對系統(tǒng)進行軟件恢復。

主控模塊負責千兆網(wǎng)接口收發(fā)與綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)的故障監(jiān)控以及存儲信息和目錄信息管理。對外通過千兆以太網(wǎng)接口與其他設備進行數(shù)據(jù)交互，完成數(shù)據(jù)轉存、通信以及配置文件的遠程更新等功能，通過6路SelectMAP總線，對其他模塊的FPGA進行回讀檢測和重配置。

高速接口模塊具有3路4×光纖RapidIO高速串行接口，每路高速串行接口的數(shù)據(jù)傳輸速率為3.125 Gbit/s，主要完成光纖RapidIO高速接口數(shù)據(jù)的接收、緩存及分發(fā)，實現(xiàn)對外部載荷互連和對Nand Flash存儲模塊的數(shù)據(jù)傳輸。

Nand Flash存儲模塊由兩組Flash陣列與相應的控制器組成。共分為兩組 Nand Flash芯片，組內共用片選線，即全部并行連接，組外共用控制線，但不共用片選線，兩組數(shù)據(jù)線以復用方式連接。每組陣列包含12片512 Gbit Nand Flash，則每塊存儲板的存儲容量為12 Tbit，滿足存儲需求。關鍵數(shù)據(jù)存儲空間是從12 Tbit容量中劃分出300 Gbit存儲容量。關鍵數(shù)據(jù)容量較小，且要求的速率不高，因此對關鍵數(shù)據(jù)采用更低Block容量的管理方式，以提高存儲空間管理的精度，增加存儲容量的利用率。

3.1.2 核心器件選型

FPGA、CPU、Flash存儲陣列與緩存為本系統(tǒng)的核心元器件，其選型應考慮到空間環(huán)境的特點、實現(xiàn)系統(tǒng)指標所需的功能資源以及衛(wèi)星平臺機電熱資源受限的共同約束。由于記錄系統(tǒng)的規(guī)模較大，應在滿足以上約束的條件下考慮元器件統(tǒng)型，以便于型號管理與元器件統(tǒng)型，盡量降低成本，具備經(jīng)濟可行性。

系統(tǒng)環(huán)境所使用的電子器件耐受電離輻射劑量能力依據(jù)載荷總體要求、飛行器軌道特性與文獻[13]中的劑量深度曲線確定，計算出本系統(tǒng)關鍵元器件耐總劑量效應不低于15 krad(Si)。

各模塊中的CPU主要為固態(tài)記錄系統(tǒng)提供操作系統(tǒng)支持，同時為綜合化的文件管理提供基礎支撐，該類服務對CPU資源占用較低。基于操作系統(tǒng)和CPU對國產(chǎn)化的需求，考慮到傳統(tǒng)宇航級CPU在性能與接口數(shù)量、種類上的限制，本系統(tǒng)選用龍芯3A CPU，通過增加殼體屏蔽厚度與器件升篩以適應空間環(huán)境。

各模塊中功能資源使用最大的是FPGA資源，經(jīng)實際設計綜合后，每個高速接口模塊包含2個4×RapidIO控制器、2個DDR2控制器、2個4×自定義協(xié)議高速串行接口控制器；每個主控模塊包含2個Flash控制器、1路2×自定義協(xié)議高速串行接口控制器、1路4×自定義協(xié)議高速串行接口控制器。星載應用中多使用反熔絲或Flash型FPGA，以避免空間中的各種高強度輻射以及單粒子效應帶來的影響，但反熔絲型FPGA僅能一次燒寫，對調試測試等工作要求過高，且不能實現(xiàn)功能重構與系統(tǒng)擴展。Flash型與反熔絲型FPGA的邏輯資源受限，高速接口較少，市面可獲得的型號無法滿足本系統(tǒng)的要求。綜合考慮，本系統(tǒng)選用型號為Virtex-5QV-XQR5VFX130的FPGA，其性能滿足本系統(tǒng)要求。

根據(jù)前文所述，本系統(tǒng)將數(shù)據(jù)區(qū)劃分為關鍵數(shù)據(jù)區(qū)與普通數(shù)據(jù)區(qū)。關鍵數(shù)據(jù)區(qū)Flash芯片采用3D-PLUS公司的具有抗輻照加固的3DFN128G08VS8308。普通數(shù)據(jù)區(qū)容量較大，若全部采用宇航級Flash芯片經(jīng)濟成本難以承受，且宇航級Flash芯片體積較大，無法將大量芯片在一塊6U模塊上布局，而將商用貨架器件升篩加固在經(jīng)濟性和實現(xiàn)性上都是一條可行路線，因此采用Micron公司的MT29F512G08CUCABH3。選用3D-PLUS公司的非揮發(fā)性的磁性隨機存儲器(Magnetic Random Access Memory，MRAM)芯片3DMR4M08VS4428存儲文件信息表與壞塊信息等小文件。

3.2 數(shù)據(jù)存儲流水線優(yōu)化設計

就本系統(tǒng)而言，存儲速度不低于16 Gbit/s，通過雙Plane與并行處理后單芯片寫入數(shù)據(jù)率約為368 Mbit/s，則至少需要42片F(xiàn)lash芯片并行才可達到要求。但是，42片F(xiàn)lash的容量為21.5 Tbit，遠超單模塊8 Tbit的需求，這就增加了設計成本，不利于星上集成。因此，需在以上操作下增加流水線優(yōu)化技術，以提高存儲速率。

根據(jù)Flash芯片的操作特點，充分利用芯片內部編程時間進行流水設計，可以大幅度提高數(shù)據(jù)的寫入速度，即對一組Flash 芯片編程，不能進行其他操作時，可對另外一組芯片進行操作，原理如圖2所示。通過查閱器件參數(shù)手冊，每片F(xiàn)lash芯片包含4個Target，流水級數(shù)最高可達8級，當采用雙Plane 操作時，本系統(tǒng)寫入速度為(并聯(lián)芯片數(shù)流水線級數(shù)頁大小頁個數(shù))/(加載時間+寫入編程時間)=(24×4×8 640×2)Byte/(90+1 300)μs=19 Gbit/s。通過以上分析，本系統(tǒng)單塊存儲模塊最終采用24片Nand型Flash芯片，容量為12 Tbit，理論最高寫入速度達到19 Gbit/s，3塊主份存儲模塊容量達36 Tbit。由此可見，本系統(tǒng)采用4級流水操作控制Flash陣列時，相對于僅采用并行操作技術，節(jié)約了43%的芯片數(shù)量，且大大提高了寫入速度，完全滿足本系統(tǒng)的技術指標。

3.3 數(shù)據(jù)存儲高速傳輸設計

接口模塊從外部SRIO接口輸入的數(shù)據(jù)經(jīng)轉換后，通過GTP接口送入存儲模塊的GTP接口中。目前數(shù)據(jù)記錄系統(tǒng)中常用的數(shù)據(jù)傳輸協(xié)議為SRIO或PCIE，其打包效率分別為92%～94%與82%(有效數(shù)據(jù)256 Byte下)，在待傳輸數(shù)據(jù)較大時，兩種標準協(xié)議將帶來較大的延遲與傳輸效率降低，使星上記錄系統(tǒng)可有效記錄時間降低。因此，需設計一種低開銷、可將任意傳感器輸入數(shù)據(jù)打包的自定義幀格式，以提升系統(tǒng)效率。

為保證來自天線孔徑、圖像傳感器等數(shù)據(jù)源的數(shù)據(jù)能在統(tǒng)一格式下進行記錄，對數(shù)據(jù)接口的格式編寫了自定義協(xié)議。自定義協(xié)議形式如圖3所示，由幀與包為單位組成。經(jīng)計算，自定義協(xié)議的包效率(即數(shù)據(jù)位與包長之比)=504 Byte/521 Byte≈96.7%。

圖3 自定義數(shù)據(jù)幀格式

3.4 抗單粒子效應與備份切換設計

3.4.1 關鍵數(shù)據(jù)TMR與電路級抗單粒子設計

對于關鍵數(shù)據(jù)，為防止輻照等原因對數(shù)據(jù)造成損壞而影響系統(tǒng)運行或任務執(zhí)行，采用硬件TMR。在3個Nand Flash存儲模塊中劃分出同樣大小的空間作為可靠存儲區(qū)，在文件寫的過程中，主控模塊同時對3個存儲模塊進行寫操作，保存3份以增加可靠性；在回放過程中，主控模塊對3個存儲模塊可靠存儲空間的數(shù)據(jù)進行判決輸出，根據(jù)判決結果，將出錯的信息經(jīng)過糾正后重新寫回。系統(tǒng)采用EDAC故障檢測點+ECC糾錯編碼和動態(tài)周期刷新3種手段綜合應對單粒子翻轉效應，并將3種方法對應的FPGA電路進行模塊化設計，形成標準單元，如圖4所示。其工作原理如下：

(1)主控模塊通過SelectMAP接口對各模塊FPGA進行配置信息回讀檢測或周期重刷新；

(2)MCU對關鍵器件的電流、電壓信息進行檢測，若發(fā)現(xiàn)電流異常則對相應模塊復位，若異常情況嚴重則斷電，以防閂鎖，并進行自恢復控制；

(3)FPGA內部設置軟件EDAC故障檢測點、ECC糾錯編碼，實時監(jiān)測FPGA內部運行狀態(tài)，發(fā)現(xiàn)嚴重錯誤則對系統(tǒng)進行復位操作。

圖4 抗單粒子翻轉關鍵電路結構圖

3.4.2 備份切換設計

本記錄系統(tǒng)可靠性增強的冗余技術主要指在空間環(huán)境下記錄系統(tǒng)模塊內的器件發(fā)生不可恢復的故障(即功能失效)時，則進行相應的故障恢復策略?？梢钥偨Y為兩類：模塊發(fā)生部件級故障時，則通過模塊內的冗余措施(如接口冗余)或降額保證正常工作；模塊整體失效時，將導致記錄系統(tǒng)不能工作，則切換到備份模塊工作。

以高速接口模塊為例，記錄系統(tǒng)工作時，高速接口模塊內部控制模塊實時檢測故障，檢測光纖接口、DDR2、GTP串行總線、RapidIO接口通信是否正常，且電源供電也能夠實時檢測。若發(fā)生故障，則通過CAN總線將故障上報給高速接口模塊。高速接口模塊發(fā)送命令，關斷接口板電源，啟動備份高速接口模塊的供電電源。然后在存儲主控模塊的控制下，對所有工作的板卡進行重新復位。切換流程如圖 5所示。

圖5 故障切換流程示意圖

區(qū)別于其他模塊的切換，主控模塊的切換會導致存儲數(shù)據(jù)的目錄信息丟失，從而導致之前存儲的內容全部丟失。因此，主控模塊及其備份板的目錄信息需要及時進行同步更新，保證切換后目錄信息仍然存在。所有存儲任務的信息均存儲于主控模塊的MRAM存儲器中，為保證主控模塊與備份主控板中存儲的目錄信息同步，采用實時同步刷新的方式。當主控模塊工作時，備份的主控模塊CPU和MRAM也處于工作狀態(tài)。當存儲任務結束后，將任務信息存儲于主控模塊，同時通過CAN總線將信息傳輸?shù)絺浞葜骺啬K，更新備份主控模塊的MRAM，從而保證主控模塊工作切換時存儲任務的目錄信息不會丟失。

4 系統(tǒng)驗證與分析

為驗證本系統(tǒng)的基本性能，建立了測試平臺，其實物圖如圖6所示。對記錄系統(tǒng)進行了記錄與回放的傳輸誤碼率測試；對關鍵數(shù)據(jù)進行了TMR備份存儲與故障注入動態(tài)重構的測試。測試條件如下：PC機操作系統(tǒng)為Windows 7 64 bit，CPU為Intel(R) Core(TM) I7-3770K@3.4 GHz，內存為32 GB，Vivado HLx版本為2015.4，示波器型號為Lecroy(R) SDA 813Zi。被測系統(tǒng)由存儲設備、遠控測試軟件組成，遠控測試軟件部署于測試機(PC機，含RapidIO仿真節(jié)點卡，通過PCI-E接口與CPU進行通信)，通過千兆網(wǎng)與RapidIO交換設備分別與固態(tài)記錄設備互連。測試系統(tǒng)組成如圖7所示。

圖6 星載綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)原理樣機實物

圖7 測試系統(tǒng)組成框圖示結構圖

通過修改配置內容的方式來模擬單粒子翻轉效應，結果如圖8所示。圖8中示波器通道1觀測的是TMR中存儲模塊1的備份數(shù)據(jù)輸出，通道2觀測的是TMR中存儲模塊2的備份數(shù)據(jù)輸出，通道3觀測的是TMR中存儲模塊3的備份數(shù)據(jù)輸出，通道4觀測的是經(jīng)過TMR判決與動態(tài)重構后判決器的數(shù)據(jù)輸出。圖8(a)內為系統(tǒng)正常運行時輸出的波形，圖8(b)為關鍵數(shù)據(jù)區(qū)發(fā)生錯誤時(通道1輸出異常)，經(jīng)過TMR與故障重構后的數(shù)據(jù)輸出波形。對比圖8(a)與(b)中通道4的波形可以看出，當單個冗余設計故障時，啟動配置控制器對數(shù)據(jù)錯誤對應的動態(tài)區(qū)域進行重配置，最終輸出正確的結果。

圖8 使用配置回讀動態(tài)重構與TMR的測試結果

通過PC機以太網(wǎng)接口向綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)發(fā)送數(shù)據(jù)記錄指令，將Nand Flash存儲模塊寫滿，隨后斷電后再上電，將數(shù)據(jù)讀出，以驗證記錄與回放數(shù)據(jù)的正確性、速度與誤碼率。經(jīng)過48 h拷機測試，結果表明，記錄與同時回放速度分別達到16 Gbit/s與8 Gbit/s，具體性能如表1所示。由圖9的眼圖與誤碼率浴盆曲線可以看出，記錄系統(tǒng)自定義協(xié)議高速傳輸誤碼率為10-12。由表2可知，傳輸速度可穩(wěn)定在約16 Gbit/s；包開銷較低，包效率約為96.7%，性能超過目前常用的RapidIO(92%～94%)總線以及PCIE(82%)總線的包效率，達到系統(tǒng)使用要求。

(a)眼圖

(b)浴盆曲線

數(shù)據(jù)量/Gbit記錄時間/ms記錄速率/(Gbit·s-1)回放時間/ms回放速率/(Gbit·s-1)0．531．415．9262．87．961．062．315．97125．37．982．0125．116．00249．78．013．0187．416．01374．58．01

5 結 論

本文重點針對衛(wèi)星存儲設備的整體設計，改變了傳統(tǒng)星載存儲系統(tǒng)以各個獨立模塊為基本單元構建系統(tǒng)設計的方法與思路，采用多元數(shù)據(jù)綜合化存儲體系，設計了一種星載綜合化海量數(shù)據(jù)存儲系統(tǒng)，存儲容量達到36 Tbit，記錄與同時回放速度分別達到16 Gbit/s與8 Gbit/s，傳輸誤碼率為10-12。本系統(tǒng)具有如下特點：

(1)引入4級流水線方式控制Flash陣列，有效提升了存儲速度，節(jié)省了芯片使用數(shù)量；

(2)在統(tǒng)一的自定義協(xié)議控制下，可將圖像傳感器、微波孔徑與載荷數(shù)據(jù)源進行傳輸與存儲，提高了數(shù)據(jù)傳輸效率與標準化程度；

(3)采用了三模冗余、配置回讀與部分重構和EDAC數(shù)據(jù)糾錯等容錯機制，通過綜合化設計的主控模塊對系統(tǒng)內各模塊實現(xiàn)健康管理與故障恢復功能，減緩空間輻射環(huán)境對存儲數(shù)據(jù)的影響。

與Sentinel-2衛(wèi)星上存儲系統(tǒng)MMFU相比，存儲器容量提升了5.33倍，記錄與回放速度分別提升了96.3%與14.3倍,包效率與傳統(tǒng)的SRIO及PCIE協(xié)議相比分別提升了4.7%與14.7%，可以作為通用存儲系統(tǒng)以滿足航天應用需求。

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A Comprehensive Data Solid State Recorder Based onNand Flash Memory for Spacecrafts

YANG Haifeng,CHAI Lin,HU Jianping

(Southwest China Institute of Electronic Technology，Chengdu 610036,China)

In order to realize the high-speed,large capacity,high reliability data recording system under the condition of the limited resources of satellite platform,the FPGA+CPU is chosen as the core control unit,and the system uses the Nand Flash as solid state memory chips. To address the problem that the traditional dual plane operation and parallel expansion have limited storage speed and more chips,the 4-stage pipeline is introduced to control the Flash array. To solve the low data transmission efficiency of standard transmission protocol,a user-defined high-speed serial transmission protocol is designed. To reduce the influence of the space environment on the data storage,such tolorance mechanisms as triple modular redundancy(TMR),configuration read back and partial reconstruction are introduced. Test of a prototype demonstrates that the storage capacity is up to 36 Tbit,recording and playback speeds reach 16 Gbit/s and 8 Gbit/s,respectively,and the error rate is 10-12,the transmission packet efficiency is 96.7%. This comprehensive data solid state recorder can be adopted as a universal storage system to meet the demand for aerospace applications.

satellite payload;solid state recording system;Nand Flash memory;field-programmable gate array(FPGA);triple modular redundancy(TMR)

10.3969/j.issn.1001-893x.2017.06.017

楊海峰，柴霖，胡建平.基于Nand Flash的星載綜合數(shù)據(jù)固態(tài)記錄系統(tǒng)[J].電訊技術，2017,57(6):716-723.[YANG Haifeng,CHAI Lin,HU Jianping.A comprehensive data solid state recorder based on Nand Flash memory for spacecrafts[J].Telecommunication Engineering,2017,57(6):716-723.]

2016-11-22；

2017-04-06 Received date:2016-11-22；Revised date：2017-04-06

中國西南電子技術研究所技術創(chuàng)新基金項目(H15017)

TN802

A

1001-893X(2017)06-0716-08

楊海峰(1985—)，男，四川成都人，2008年于西南交通大學獲通信工程專業(yè)工學學士學位，2014年于中國科學院光電技術研究所獲工學博士學位，現(xiàn)為工程師，主要研究方向為航天器有效載荷總體技術、航天綜合化電子系統(tǒng)、大規(guī)模相控陣、微波光子系統(tǒng)及測控通信系統(tǒng)總體技術等。

Email:haifeng_ioe@163.com

*通信作者：haifeng_ioe@163.com Corresponding author：haifeng_ioe@163.com，柴 霖，胡建平