李春泉+謝星華+尚玉玲+黃紅艷+鄒夢強

摘 要： 根據(jù)電路和熱路的基本原理結(jié)合硅通孔（TSV）的幾何結(jié)構(gòu)，建立TSV互連結(jié)構(gòu)等效電路模型，對該模型進行電?熱耦合條件下的互連傳輸性能分析，研究TSV的半徑、高度和二氧化硅層厚度對TSV傳輸性能的影響。結(jié)果表明，TSV互連結(jié)構(gòu)的傳輸性能隨著半徑和二氧化硅層厚度的增大而變得越好，隨著其高度增大而變得越差。同時用COMSOL仿真軟件分析出的S參數(shù)與等效電路模型的結(jié)果相對比，所得的結(jié)果幾乎一樣，進一步說明等效電路模型的正確性。

關(guān)鍵詞： TSV； 電熱耦合； 等效電路； COMSOL； S參數(shù)

中圖分類號： TN917.83?34； TN605 文獻標(biāo)識碼： A 文章編號： 1004?373X（2017）08?0004?04

Analysis of TSV interconnection structure transmission performance based on

electro?thermal coupling effect

LI Chunquan， XIE Xinghua， SHANG Yuling， HUANG Hongyan， ZOU Mengqiang

（School of Mechanical & Electrical Engineering， Guilin University of Electronic Technology， Guilin 541004， China）

Abstract： In combination with the fundamental of the circuit and heat circuit， and geometry structure of the TSV （through silicon via）， the equivalent circuit model of the TSV interconnection structure was established. The interconnection transmission performance of the model under the electrothermal coupling condition is analyzed. The influence of the radius， height and silicon dioxide layer′s thickness of the TSV on the TSV transmission performance is studied. The study results show that the transmission performance of the TSV interconnection structure becomes high with the increase of the radius and silicon dioxide layer′s thickness of the TSV， and becomes poor with the increase of the height of the TSV. The S?parameter analyzed with the COMSOL simulation software is compared with the result obtained with the equivalent circuit model. The two results are almost the same， which prove that the equivalent circuit model is correct.

Keywords： TSV； electrothermal coupling； equivalent circuit； COMSOL； S?parameter

0 引 言

硅通孔（TSV）作為新一代封裝技術(shù)成為當(dāng)前重要的發(fā)展方向。它采用垂直的互連方式，可以有效地提高封裝密度、降低功耗、減小噪聲及提高系統(tǒng)可靠性。但是，TSV由于采用垂直互連方式，使得其特征尺寸更小、極大地增加了布局密度，并且隨著芯片工作頻率的不斷提高，由此產(chǎn)生的TSV的可靠性及信號傳輸完整性問題更加嚴重。所以，分析TSV互連的傳輸參數(shù)及傳輸性能是很有必要的。

當(dāng)前已經(jīng)有許多學(xué)者對TSV的熱性能和傳輸性能進行分析。文獻[1]詳細地介紹了TSV技術(shù)的特點，關(guān)鍵工藝和TSV互連技術(shù)可靠性分析。文獻[2]介紹了基于熱結(jié)構(gòu)耦合的3D?TSV互連結(jié)構(gòu)的應(yīng)力應(yīng)變分析。文獻[3]分析了TSV各種參數(shù)（間距，寬高比，鍍層厚度和TSV填充物）對TSV插件的熱傳導(dǎo)的影響。文獻[4]提出一種同軸TSV結(jié)構(gòu)，并利用HFSS軟件分析了不同絕緣層材料的介電常數(shù)對TSV傳輸性能的影響。文獻[5]綜合分析了TSV材料、結(jié)構(gòu)參數(shù)對其RLC寄生效應(yīng)參數(shù)的影響。文獻[6]在傳熱條件下分別提取了硅通孔縱向和橫向的熱阻和溫度的熱傳輸解析模型。

從以上研究現(xiàn)狀可以知道，在TSV熱分析方面，主要分析了TSV對芯片熱性能的影響，而對TSV傳輸性能的研究沒有考慮TSV互連自熱的影響。而在前面的介紹中知道TSV互連自身的電熱問題會嚴重影響其電路性能，甚至?xí)?dǎo)致失效。針對這些問題，本文建立了考慮TSV互連自熱影響下的有限元分析模型，并在此基礎(chǔ)上分析TSV的傳輸性能。

1 TSV幾何模型

本文中以圓柱形TSV為對象，導(dǎo)體材料為銅，絕緣層為二氧化硅，TSV之間的填充層為硅，其簡化結(jié)構(gòu)如圖1所示。參數(shù)如下：銅導(dǎo)體半徑=4 μm，二氧化硅絕緣層厚度=100 nm，硅層厚度=10 μm，硅襯底高度=100 μm，二氧化硅氧化層介電常數(shù)，硅襯底介電常數(shù)和電導(dǎo)率（電阻率）。

2 MOS效應(yīng)

圓柱形TSV的MOS效應(yīng)已經(jīng)提出并得到驗證[7]，由TSV的結(jié)構(gòu)容易看出，在圓柱形TSV的MOS結(jié)構(gòu)可以通過一維的Poisson方程求解如下：

MOS結(jié)構(gòu)存在三種工作狀態(tài)，可變電阻區(qū)，恒流區(qū)和擊穿區(qū)。MOS管施加的電壓超過閾值電壓時，耗盡區(qū)域達到其最大值，相應(yīng)的耗盡區(qū)半徑可以通過閾值條件計算出來：

式中：為玻爾茲曼常數(shù)；是溫度；是本征載流子濃度；是電子電荷。MOS管的閾值電壓可以表示為：

如圖2所示為考慮電熱影響下的集總元件電路模型，和分別為銅導(dǎo)體的電阻和電感，可通過式（11）和式（12）得到。和分別為氧化層電容和耗盡層電容[8]，和分別為硅襯底的電容和電阻，其值分別為40 F和134。

3 TSV互連傳輸性能分析

3.1 溫度影響下傳輸性能分析

電熱效應(yīng)會對TSV的傳輸特性產(chǎn)生顯著的影響，本文中主要研究TSV互連的正向傳輸能力，也就是參數(shù)。如圖3所示，由多物理場仿真軟件COMSOL計算得到的結(jié)果與等效電路模型得到的結(jié)果進行對比。

由圖3可得出結(jié)論：

（1） COMSOL仿真結(jié)果與等效電路模型得到的參數(shù)非常接近，結(jié)果相差不到0.01 dB，表明本文等效電路模型方法的正確性。

（2） 加載信號產(chǎn)生的溫度會影響TSV互連的傳輸性能，也就是溫度會使TSV互連的值變小。其中主要的原因是因為加載信號產(chǎn)生的溫度會增大寄生電容和電阻的值，而電容和電阻的增大會提高TSV互連的功耗，因此加載信號產(chǎn)生的溫度會使TSV互連的正向傳輸性能變差。

3.2 TSV互連半徑對S參數(shù)的影響

分析采用TSV半徑分別為4 μm，6 μm，8 μm；二氧化硅的厚度為100 nm，10 μm；TSV的高度為100 μm。結(jié)果如圖4所示。

由圖4可知TSV半徑越大，的值越大，而且變化比較明顯，在10 GHz時半徑從4 μm增加到8 μm，的值從-0.28 dB增加到-0.21 dB，也就是TSV互連的傳輸性能隨著半徑的增大而變得越好。因為TSV的阻抗隨著半徑的增大而減小，導(dǎo)體損耗減小，在設(shè)計時，應(yīng)在制造工藝允許的范圍內(nèi)考慮增大TSV半徑。

3.3 TSV互連高度對S參數(shù)的影響

將TSV的高度分別設(shè)置為100 μm，125 μm，150 μm，其他參數(shù)仍采用上述相同的結(jié)構(gòu)： TSV半徑為4 μm、二氧化硅的厚度為100 nm，仿真結(jié)果如圖5所示。由圖5知為100 μm時的傳輸特性性能最好，而為150 μm時傳輸特性性能最差，所以得出TSV傳輸特性性能與其互連高度呈反比關(guān)系。因為TSV互連高度增加會引起導(dǎo)體損耗與介質(zhì)損耗的增大，在設(shè)計時應(yīng)選取盡量短的TSV進行傳輸。

3.4 TSV二氧化硅層厚度對S參數(shù)的影響

結(jié)構(gòu)參數(shù)取TSV半徑為4 μm；二氧化硅的厚度分別為100 nm，200 nm，300 nm；TSV的高度為100 μm，研究二氧化硅層厚度對TSV互連傳輸性能的影響，結(jié)果如圖6所示。由圖6可見，隨著絕緣層厚度的增加，的值變得越大，也就是增加二氧化硅層的厚度可以改善TSV的傳輸性能。這是由于二氧化硅層電容與厚度成反比，二氧化硅層厚度越大其電容越小，流過二氧化硅層的位移電流變小，因此基底的介質(zhì)損耗降低，所以TSV的傳輸性能隨著二氧化硅層厚度的增加而改善。在設(shè)計時，應(yīng)在制造工藝允許的范圍內(nèi)考慮增大二氧化硅層厚度[9]。

4 結(jié) 語

通過對TSV電熱耦合條件下的傳輸性能仿真分析，揭示了溫度及TSV模型結(jié)構(gòu)參數(shù)對于信號傳輸特性的影響。其TSV互連高度和半徑與傳輸性能成反比，二氧化硅層厚度與傳輸性能成正比，建立了TSV的等效電路模型，并把它的元件參數(shù)提取出來，然后給出了提取參數(shù)的公式，最后對物理結(jié)構(gòu)仿真曲線和電路模型的合理性進行對比，得到了很好的驗證。本文給出的TSV結(jié)構(gòu)尺寸與信號傳輸特性的關(guān)系，可以為設(shè)計者提供TSV結(jié)構(gòu)尺寸方面的參考，元件的提取方法及其等效電路的模型能夠減少設(shè)計時間，從而提高三維集成電路的設(shè)計效率。

參考文獻

[1] 賈國慶，林倩，陳善繼.3D IC?TSV技術(shù)與可靠性研究[J].電子技術(shù)應(yīng)用，2015（8）：3?8.

[2] 黃春躍，梁穎，熊國際，等.基于熱?結(jié)構(gòu)耦合的3D?TSV互連結(jié)構(gòu)的應(yīng)力應(yīng)變分析[J].電子元件與材料，2014，33（7）：85?90.

[3] HOE Y Y G， TANG G Y， DAMARUGANATH P， et al. Effect of TSV interposer on the thermal performance of FCBGA package [C]// Proceedings of 2009 the 11th Electronics Packaging Technology Conference. Singapore： IEEE， 2009： 778?786.

[4] HO S W， YOON S W， ZHOU Q， et al. High RF performance TSV silicon carrier for high frequency application [C]// Proceedings of 2008 the 58th Electronic Components and Technology Conference. Florida： IEEE， 2008： 1946?1952.

[5] KATTI G， STUCCHI M， DE MEYER K， et al. Electrical modeling and characterization of through silicon via for three?dimensional ICs [J]. IEEE transactions on electron devices， 2010， 57（1）： 256?262.

[6] 朱樟明，左平，楊銀堂.考慮硅通孔的三維集成電路熱傳輸解析模型[J].物理學(xué)報，2011，60（11）：675?680.

[7] SUN J D， LU Z X， FRICK M， et al. Frequency?thermal characterization of on?chip transformers with patterned ground shields [J]. IEEE transactions on microwave theory & techniques， 2007， 55（1）： l?12.

[8] 熊海，孔學(xué)東，章曉文，等.利用高頻C?V特性評價CMOS工藝[J].半導(dǎo)體技術(shù)，2010（4）：383?387.

[9] 賀翔，曹群生.面向三維集成封裝的硅通孔電特性分析[J].中國電子科學(xué)研究院學(xué)報，2012（3）：302?306.

[10] CAUGHEY D M， THOMAS R E. Carrier mobilities in silicon empirically related to doping and field [J]. Proceedings of IEEE， 1968， 55（12）： 2192?2193.