羅 燕，任衛(wèi)朋，周 義，王立春

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三維鋁封裝結(jié)構(gòu)設(shè)計(jì)及互連可靠性研究

羅 燕，任衛(wèi)朋，周 義，王立春

（上海航天電子技術(shù)研究所，上海 200240）

針對(duì)三維封裝熱應(yīng)力失配引發(fā)的互連可靠性問題，提出了基于鋁基板側(cè)邊互連的三維封裝方法。應(yīng)用ANSYS軟件建立了COB（Chip on Board，板上芯片）堆疊灌封模型，分析了單層COB及多層COB的應(yīng)力分布并進(jìn)行優(yōu)化，并通過實(shí)驗(yàn)進(jìn)行驗(yàn)證。結(jié)果表明，在COB層間增設(shè)圍壩結(jié)構(gòu)可有效抑制翹曲，經(jīng)過25~125℃溫循，加設(shè)圍壩的四層COB灌封結(jié)構(gòu)最大變形量為0.081 mm，最大等效應(yīng)力為175 MPa，低于硅芯片的斷裂強(qiáng)度，層間無開裂，經(jīng)溫循實(shí)驗(yàn)后固存讀寫功能正常。

鋁基板；三維封裝；COB堆疊；層間圍壩；應(yīng)力分布；側(cè)邊互連

隨著封裝互連技術(shù)的不斷發(fā)展以及人們對(duì)集成概念的不斷創(chuàng)新，三維封裝集成逐漸廣泛應(yīng)用，但仍面臨著熱應(yīng)力失配引發(fā)的互連可靠性、散熱、成本等多種問題[1-3]。三維封裝主要包括埋置、有源基板和堆疊三種類型[4]。由于三維堆疊封裝方法工藝相對(duì)簡單，成本相對(duì)較低，在三維封裝領(lǐng)域受到廣泛的關(guān)注與應(yīng)用。最常見的三維堆疊封裝方法是將裸芯片貼裝于薄膜載體上，材質(zhì)為陶瓷或環(huán)氧玻璃，上面有導(dǎo)體布線，內(nèi)部互連焊點(diǎn)，兩側(cè)有外部互連焊點(diǎn)，再把多個(gè)薄膜載體疊裝互連。由于載體、互連焊點(diǎn)及芯片均為異質(zhì)材料，如果熱膨脹系數(shù)CTE失配，易使焊點(diǎn)失效，影響封裝結(jié)構(gòu)可靠性[5]。而芯片間互連的最新方法硅通孔(Through-Silicon-Via)技術(shù)，雖然封裝密度高，但熱量集中，需考慮其可靠性，同時(shí)設(shè)計(jì)復(fù)雜性大，成本高昂[6]。

本文基于鋁基板提出了一種新的三維封裝方法，通過選擇性鋁陽極氧化技術(shù)對(duì)鋁基板進(jìn)行內(nèi)埋布線加工，將裸芯片貼裝于鋁基板上形成COB，再把多個(gè)COB進(jìn)行堆疊，通過側(cè)邊互連線的方法實(shí)現(xiàn)三維封裝。該方法簡單可靠，而且具有綠色低成本制造的特點(diǎn)。

1 三維鋁封裝結(jié)構(gòu)設(shè)計(jì)

三維鋁封裝結(jié)構(gòu)如圖1所示，單層基板使用鋁基板，通過選擇性陽極氧化的方法進(jìn)行鋁基板布線，然后將芯片以堆疊的方式貼裝于鋁基板上，芯片與基板通過引線鍵合互連，形成三維結(jié)構(gòu)的COB。方向上COB采用SLCC（Stackable Leadless Chip Carrier）結(jié)構(gòu)[7]，由四塊鋁基COB和一塊含可伐(4J34)引腳的PCB底座及蓋板堆疊而成，根據(jù)功能的需要堆疊層數(shù)可擴(kuò)展增加。疊層結(jié)構(gòu)通過環(huán)氧樹脂膠灌封，疊層之間的電氣互連采用側(cè)面垂直互連方式，在外層進(jìn)行金屬化，然后通過激光燒蝕對(duì)側(cè)邊進(jìn)行重新布線。

圖1 三維鋁封裝

鋁基COB采用了對(duì)熱應(yīng)力有釋放和緩沖作用的多孔型氧化鋁基板，鋁基板內(nèi)埋鋁導(dǎo)體由選擇性鋁陽極氧化技術(shù)生成[8]，鋁導(dǎo)體一端提供與存儲(chǔ)器芯片互連端子，另一端提供側(cè)面互連端子，側(cè)邊互連端子通過側(cè)邊互連布線實(shí)現(xiàn)方向的電性能連接。由于基板、芯片及灌封料為異質(zhì)材料，易發(fā)生熱失配，需對(duì)此三維結(jié)構(gòu)的應(yīng)力進(jìn)行模擬分析，從而對(duì)堆疊結(jié)構(gòu)進(jìn)行優(yōu)化。

2 有限元模型的建立

結(jié)合材料的性能參數(shù)與結(jié)構(gòu)形狀，通過ANSYS數(shù)值模擬對(duì)封裝體內(nèi)的應(yīng)力場(chǎng)分布和翹曲形變量進(jìn)行精確計(jì)算，為封裝體的可靠性設(shè)計(jì)提供定量依據(jù)。在進(jìn)行數(shù)值模擬前應(yīng)先建立有限元模型。

對(duì)單層COB結(jié)構(gòu)、陣列COB結(jié)構(gòu)、芯片堆疊及芯片下置結(jié)構(gòu)建立模型，模型結(jié)構(gòu)較復(fù)雜，采用自動(dòng)網(wǎng)格建立法來建立，各層結(jié)構(gòu)參數(shù)如表1所示。

表1 各層結(jié)構(gòu)參數(shù)

為提高數(shù)值模擬的分析效率，建立的模型基于以下假設(shè)：

1) 除硅芯片參數(shù)為非線性，且其參數(shù)隨溫度變化較大外，其余材料均為線性均勻材料。

2) 引線鍵合所用金線尺寸相對(duì)封裝體來說極小，其對(duì)整體應(yīng)力分布影響很小，建模時(shí)忽略金線結(jié)構(gòu)。

3) 假設(shè)室溫25℃為初始狀態(tài)，忽略此溫度下封裝體內(nèi)極小的殘余應(yīng)力的影響。

4) 假設(shè)材料間的接合為完全結(jié)合，材料為均勻材料。

5) 在固化過程中結(jié)構(gòu)整體溫度相同，由于固化時(shí)器件整體放入溫箱內(nèi)，且器件體積較小，熱傳導(dǎo)較快，因此封裝體整體溫度基本與外界溫度相同。

6) 對(duì)于對(duì)稱結(jié)構(gòu)取其1/2對(duì)稱的模型，邊界施加對(duì)稱約束即可。分析模型所考慮的結(jié)構(gòu)包含：芯片，基板，F(xiàn)R-4，填膠。

在固存模組的三維堆疊封裝中，封裝體是由多種不同材料組成，包括PCB基板、環(huán)氧樹脂膠、硅芯片、鋁氧化基板等，封裝體中各材料的熱學(xué)、力學(xué)參數(shù)對(duì)于封裝體的整體穩(wěn)定性十分重要，在有限元分析中也需要材料的熱力學(xué)參數(shù)來作分析計(jì)算。通過查閱材料手冊(cè)及產(chǎn)品手冊(cè)，各組件所用的材料參數(shù)如表2所示。

表2 材料參數(shù)

其中硅芯片的CTE、熱傳導(dǎo)系數(shù)、比熱容參數(shù)會(huì)隨溫度而改變，具體參數(shù)如圖2所示。

(a) 密度曲線

(b) CTE曲線

(c) 熱導(dǎo)率曲線

(d) 比熱容曲線

圖2 硅芯片材料參數(shù)

Fig.2 Material parameters of the silicon chip

單元類型的選取直接影響著數(shù)值模擬的結(jié)果，是有限元分析精度的關(guān)鍵因素之一，因此對(duì)于單元屬性的合理選擇和控制是獲得合理分析結(jié)果的前提。實(shí)體結(jié)構(gòu)SOLID186單元適用于熱-應(yīng)力場(chǎng)耦合分析仿真，該單元具有二次位移函數(shù)，因此為線應(yīng)變等參單元，符合要求。

3 計(jì)算結(jié)果及討論

3.1 層間圍壩結(jié)構(gòu)優(yōu)化分析

熱應(yīng)力引起的翹曲問題是三維堆疊封裝區(qū)別于其他封裝體的主要特征之一，目前解決熱失配應(yīng)力的方法主要有以下兩種：一是通過選用參數(shù)性能匹配的材料，改進(jìn)封裝工藝；另一種方法即在熱應(yīng)力分析的基礎(chǔ)上，對(duì)封裝的結(jié)構(gòu)進(jìn)行合理的設(shè)計(jì)，減小應(yīng)力集中現(xiàn)象，對(duì)應(yīng)力集中區(qū)通過結(jié)構(gòu)設(shè)計(jì)進(jìn)行補(bǔ)償，通過使用鋁基板及鋁絲打線實(shí)現(xiàn)材料的優(yōu)化匹配，材料的優(yōu)化還可以通過研發(fā)新的材料，但是此方法短期內(nèi)難以實(shí)現(xiàn)。對(duì)封裝結(jié)構(gòu)進(jìn)行合理設(shè)計(jì)不僅研發(fā)周期短，而且可以有效減小應(yīng)力集中，減少應(yīng)力引起的翹曲形變，從而加強(qiáng)器件的穩(wěn)定性。

在對(duì)固態(tài)存儲(chǔ)器樣品模組進(jìn)行三維堆疊封裝時(shí)，裸芯片通過引線鍵合工藝連接到鋁氧化基板上，通過鋁基板布線將各層裸芯片根據(jù)電學(xué)要求互連起來，最后各層結(jié)構(gòu)堆疊灌封，完成器件的制備。在實(shí)際制作工藝中，由于鋁氧化基板的強(qiáng)度較弱，灌封時(shí)在溫度循環(huán)下極易產(chǎn)生翹曲變形。

在單層COB結(jié)構(gòu)中，下層鋁氧化基板的主要成分為氧化鋁，其CTE為(6~7)×10–6/℃，芯片為硅基裸芯片，其CTE為(2~3)×10–6/℃，而COB結(jié)構(gòu)中上層材料為環(huán)氧樹脂塑封膠，其CTE為(20~25)×10–6/℃，可見上下層結(jié)構(gòu)的CTE是十分不匹配的。塑封膠的玻璃轉(zhuǎn)化溫度g為125 ℃，在25~125 ℃的溫度循環(huán)中，CTE失配是上下層產(chǎn)生熱應(yīng)力失配，應(yīng)變不同步，從而產(chǎn)生翹曲變形。翹曲會(huì)引起芯片機(jī)械性破壞、斷層、裂紋等一系列可靠性問題。

為了提高基板的力學(xué)性能，降低疊層的翹曲，設(shè)計(jì)時(shí)在層間設(shè)置圍壩結(jié)構(gòu)，為減少異種材料間的熱應(yīng)力，圍壩使用與鋁基板同樣的材料鋁合金。增設(shè)圍壩建立的數(shù)學(xué)模型如圖3所示，為了提高環(huán)氧樹脂膠在層間的結(jié)合力防止分層，圍壩的外層使用鋸齒狀結(jié)構(gòu)。

(a) 無圍壩結(jié)構(gòu) (b) 有圍壩結(jié)構(gòu)

以室溫為平衡狀態(tài)，在25~125 ℃溫循中模擬所得COB結(jié)構(gòu)最大等效應(yīng)力與翹曲形變量如表3所示，應(yīng)力分布如圖4所示。

表3 圍壩對(duì)COB影響分析表

(a) 無圍壩結(jié)構(gòu)

(b) 有圍壩結(jié)構(gòu)

圖4 鋁氧化基板翹曲變形圖

Fig.4 The warping of alumina substrate

由表3可知，圍壩結(jié)構(gòu)對(duì)于降低COB的翹曲變形量以及減小結(jié)構(gòu)中的應(yīng)力點(diǎn)有明顯效果。在室溫25 ℃至灌封膠玻璃轉(zhuǎn)化溫度125 ℃的溫度循環(huán)中，由于圍壩結(jié)構(gòu)增加了基板的強(qiáng)度，翹曲變形量由0.184 mm降至0.134 mm，封裝體內(nèi)最大等效應(yīng)力由336 MPa降至160.5 MPa，提高了器件的可靠性。

圖5為通過TELTEC公司的Akrometrix熱變形外貌檢測(cè)儀對(duì)COB結(jié)構(gòu)進(jìn)行熱變形翹曲測(cè)量的結(jié)果，測(cè)量結(jié)果顯示優(yōu)化后結(jié)構(gòu)翹曲量為0.142 mm，與仿真結(jié)果相符合。

(a) Akrometrix測(cè)試腔

(b) 測(cè)試結(jié)果

圖5 COB翹曲測(cè)量

Fig.5 Warping experiments of COB

3.2 鋁基COB三維堆疊應(yīng)力分析

通過單層COB應(yīng)力模擬分析可知，加入圍壩結(jié)構(gòu)可有效抑制基板的翹曲變形，但單層COB可自由形變，不受約束，相比之下三維堆疊結(jié)構(gòu)存在層與層間的約束，芯片受到的應(yīng)力增大。為驗(yàn)證鋁基COB三維堆疊結(jié)構(gòu)的合理性，對(duì)雙層及四層鋁基COB堆疊結(jié)構(gòu)在溫度循環(huán)下的結(jié)構(gòu)應(yīng)力進(jìn)行模擬分析。

雙層及四層堆疊結(jié)構(gòu)為有圍壩鋁基COB結(jié)構(gòu)根據(jù)所需層數(shù)堆疊，然后整體真空灌封、固化，應(yīng)力模擬結(jié)果如圖6所示。由圖可知，由于三維結(jié)構(gòu)的約束，層間存在應(yīng)力約束，芯片中心處應(yīng)力較小，以這個(gè)最小值位置為中心，離這個(gè)中心越遠(yuǎn)熱應(yīng)力就越大，應(yīng)力最大值出現(xiàn)在頂層芯片的邊緣尖角處。這是因?yàn)樗椒较蛐酒x模塊的各個(gè)邊界距離都差不多，各個(gè)方向受到的熱應(yīng)力均衡，因此芯片上的最大熱應(yīng)力出現(xiàn)在四個(gè)邊角上。

(a) 雙層堆疊

(b) 四層堆疊

圖6 COB疊層應(yīng)力場(chǎng)

Fig.6 Stress distribution of COB layers

若芯片邊角熱應(yīng)力過大，可能造成芯片過應(yīng)力毀損，模擬得出不同溫度下芯片邊角最大應(yīng)力值如圖7所示。由圖可知，芯片邊角熱應(yīng)力隨著溫度的提高而增加，且隨著堆疊層數(shù)的增加，最大熱應(yīng)力增加。這是因?yàn)樵诙询B結(jié)構(gòu)中，芯片除了受基板的約束，還受到上下層COB及灌封膠的約束，因此熱應(yīng)力增加。相應(yīng)的，通過高精度對(duì)準(zhǔn)堆疊，層與層之間實(shí)現(xiàn)互補(bǔ)制約，進(jìn)一步減小結(jié)構(gòu)的翹曲變形。四層堆疊結(jié)構(gòu)在25~125 ℃溫循中最大變形量由兩層的0.107 mm降至0.081 mm，最大等效應(yīng)力由162 MPa升至175 MPa，但仍低于硅芯片的斷裂強(qiáng)度。由于多層堆疊結(jié)構(gòu)具有最小的翹曲形變，固存模組的封裝結(jié)構(gòu)即采用含圍壩的多層COB堆疊結(jié)構(gòu)形式。

圖7 不同溫度下COB疊層最大應(yīng)力值

3.3 三維封裝T型互連結(jié)構(gòu)可靠性分析

側(cè)邊布線采用T型連接的形式實(shí)現(xiàn)不同層之間的互連，如圖8所示，通過金屬化層實(shí)現(xiàn)層間電信號(hào)的連接，使用激光雕刻的方式對(duì)側(cè)邊進(jìn)行布線。T型連接方式能夠有效利用封裝空間，靈活地實(shí)現(xiàn)層間的布線連接，與基板的引腳實(shí)現(xiàn)可靠的結(jié)合。但是同時(shí)，T型連接方式也存在缺點(diǎn)，由于不同層封裝結(jié)構(gòu)間CTE的失配，封裝容易發(fā)生翹曲變形，從而在連接處產(chǎn)生應(yīng)力，當(dāng)應(yīng)力超過接合強(qiáng)度時(shí)就會(huì)發(fā)生開裂，使器件失效。三維鋁封裝固態(tài)存儲(chǔ)器立方體的側(cè)面共分布有250個(gè)連接端子，其中200個(gè)為鋁連接端子。有必要對(duì)T型連接處的應(yīng)力場(chǎng)分布及其影響因素進(jìn)行模擬分析。

圖8 T型連接示意圖

連接鋁導(dǎo)帶如圖9（a）所示，側(cè)面互連鋁端子呈梯形結(jié)構(gòu)。鋁端子上底為Al/環(huán)氧樹脂界面，兩腰及下底為Al/Al2O3界面。側(cè)面梯形結(jié)構(gòu)是在草酸溶液中選擇性氧化而成。對(duì)于Al/環(huán)氧樹脂界面，由于兩種材質(zhì)CTE相近(分別為24×10–6/℃和22×10–6/℃)，其交界面熱失配應(yīng)力較小，通過有限元仿真如圖9（b）所示，可得其應(yīng)力僅為15.1 MPa，不易產(chǎn)生裂縫和錯(cuò)位。鋁導(dǎo)帶表面與環(huán)氧樹脂結(jié)合力也較牢固，因此該界面穩(wěn)定可靠。

(a) 梯形結(jié)構(gòu)互連鋁端子剖面圖

(b) “ T”型連接應(yīng)力有限元仿真

圖9 鋁端子及應(yīng)力仿真圖

Fig.9 The cross-section and stress simulation of aluminum conduction band

對(duì)于Al/Al2O3界面，兩種材質(zhì)的CTE差異較大(分別為24×10–6/℃和(11~12)×10–6/℃)，其交界處CTE失配熱應(yīng)力較大，有限元仿真可得其應(yīng)力值為139 MPa。但由于Al/Al2O3界面除了Al/Al2O3之間的化學(xué)鍵合力外，還存在Keller-Hunter-Robinson結(jié)構(gòu)[9]，產(chǎn)生足夠強(qiáng)的粘合力以抵抗應(yīng)力引起的變形，使該界面難以產(chǎn)生滑移或錯(cuò)位，為后續(xù)金屬化提供穩(wěn)定的界面。

在鋁導(dǎo)帶端子表面化學(xué)鍍Ni，再電鍍Ni/Au，經(jīng)過激光雕刻后形成的T型連接結(jié)構(gòu)。側(cè)面經(jīng)Ni金屬化后，形成了Al/Ni異質(zhì)金屬連接，與易產(chǎn)生Kirkendall孔洞缺陷[10]的Au/Al異質(zhì)金屬連接相比，Al/Ni連接是一種可靠的異質(zhì)金屬連接[11]。

3.4 試驗(yàn)驗(yàn)證

由模擬分析可知，通過鋁基COB與圍壩的交錯(cuò)堆疊結(jié)構(gòu)可獲得穩(wěn)定可靠的三維封裝結(jié)構(gòu)，側(cè)邊互連可靠。根據(jù)模擬所得三維鋁封裝的優(yōu)化結(jié)構(gòu)進(jìn)行試驗(yàn)，首先利用選擇性穿透陽極氧化工藝將鋁圓片氧化成內(nèi)埋鋁通柱/布線互連結(jié)構(gòu)的鋁基板，經(jīng)測(cè)試導(dǎo)體間的絕緣電阻均大于1011Ω，滿足GJB548B/2005方法1003絕緣電阻的要求；在鋁基板上貼裝芯片，采用鋁引線鍵合，實(shí)現(xiàn)芯片與鋁基板互連，制作出鋁基COB基板；使用熱真空灌封的方式將多塊鋁基COB基板堆疊灌封制作出三維灌封立方體；再對(duì)三維灌封立方體進(jìn)行表面金屬化處理形成Ni/Cu/Ni/Au膜層，最后使用紫外激光以0.592 W的功率直寫電路圖形，實(shí)現(xiàn)側(cè)面垂直互連，制得固存樣品。該三維鋁封裝存儲(chǔ)器外形尺寸為13.6 mm×19.0 mm×8 mm，共有50根引腳，如圖10所示。

圖10 三維鋁封裝固存

將制作所得的固存通過制樣觀察T型互連截面如圖11所示，可見鋁基板無明顯彎曲，鋁基板與灌封體無分層等缺陷，且鋁端子與側(cè)面金屬化層連接良好，無斷裂現(xiàn)象。進(jìn)行讀寫測(cè)試，包括讀ID、讀壞塊、IO線測(cè)試、全空間寫入0×55并讀出檢驗(yàn)測(cè)試、全空間寫入0×AA并讀出檢驗(yàn)測(cè)試、全空間依次寫入0×0，0×01，0×02，…，0×FF等累加值并讀出檢驗(yàn)測(cè)試，測(cè)試全部通過，說明芯片工作良好，三維鋁封裝結(jié)構(gòu)及側(cè)邊電性能互連可實(shí)現(xiàn)固存的三維封裝。依據(jù)GJB—548B—2005方法1010.1溫度循環(huán)試驗(yàn)的要求，在–55~+125 ℃的溫度下循環(huán)50次，再次進(jìn)行讀寫測(cè)試，全部通過，說明T型互連結(jié)構(gòu)可靠。

圖11 T型連接

4 結(jié)論

應(yīng)用ANSYS有限元方法對(duì)多層COB堆疊及側(cè)邊T型互連結(jié)構(gòu)的應(yīng)力分布進(jìn)行模擬，并進(jìn)行試驗(yàn)驗(yàn)證，結(jié)果表明：

（1）在室溫25 ℃至灌封膠玻璃轉(zhuǎn)化溫度125 ℃的溫度循環(huán)中，圍壩結(jié)構(gòu)可增加基板強(qiáng)度，翹曲變形量由0.184 mm降至0.134 mm，封裝體內(nèi)最大等效應(yīng)力由336 MPa降至160.5 MPa，提高了器件的可靠性；

（2）四層堆疊結(jié)構(gòu)在25~125 ℃溫循中最大變形量由兩層的0.107 mm降至0.081 mm，最大等效應(yīng)力由162 MPa升至175 MPa，應(yīng)力最大值在芯片頂角；

（3）模擬所得T型結(jié)構(gòu)中Al/環(huán)氧樹脂界面、Al/Al2O3界面及Al/Ni/Au界面穩(wěn)定可靠，觀察樣品截面鋁基板與灌封體無分層等缺陷，且鋁端子與側(cè)面金屬化層連接良好，經(jīng)–55~+125 ℃溫循后讀寫功能正常，T型互連結(jié)構(gòu)可靠。

[1] NAVAS K, SEUNG W, AKELLA G K, et al. Development of 3-D stack package using silicon interposer for high-power application [J]. IEEE Trans Adv Pack, 2008, 31(1): 44-50.

[2] XIE H Q, LI J, SONG J, et al. A 3D package design with cavity substrate and stacked die [C]//Proceedings of 14th International Conference on Electronic Packaging Technology. NY, USA: IEEE, 2013: 64-67.

[3] 夏艷. 3D集成的發(fā)展現(xiàn)狀與趨勢(shì) [J]. 中國集成電路, 2011, 146: 23-28.

[4] ZHENG J Y, ZHANG Z S, CHEN Y G, et al. 3D stacked package technology and its application prospects [C]// Proceedings of International Conference on New Trends in Information and Service Science. NY, USA: IEEE, 2009: 528-533.

[5] 蔣進(jìn). 三維電子封裝微凸點(diǎn)的電沉積制備及低溫固態(tài)互連技術(shù)研究 [D]. 上海: 上海交通大學(xué), 2010.

[6] 鄧小軍, 曹正州. 應(yīng)用于三維封裝中的硅通孔技術(shù) [J]. 電子與封裝, 2012, 12(9): 18-23.

[7] SAKUMA K, ANDRY P S, DANG B, et al. 3D chip stacking technology with low-volume lead-free interconnections [C]//Proceedings of 57th Electronic Components and Technology Conference. NY, USA: IEEE, 2007: 627-632.

[8] 劉凱, 王盈瑩, 王立春. 鋁陽極氧化技術(shù)制作三維鋁封裝基板 [J]. 電子元件與材料, 2015, 34(5): 19-22.

[9] KELLER F, HUNTER M S, ROBINSON D L. Structural features of anodic oxide films on aluminum [J]. J Electrochem Soc, 1965, 100: 55-56.

[10] 鄒建, 吳豐順, 王波, 等. 電子封裝微焊點(diǎn)中的柯肯達(dá)爾孔洞問題 [J]. 電子工藝技術(shù), 2010, 31(1): 1-5.

[11] 紀(jì)成光, 陳立宇, 袁繼旺, 等. 化學(xué)鎳鈀金表面處理工藝研究 [J]. 電子工藝技術(shù), 2011, 32(2): 90-94.

Structure design and connection reliability of 3D aluminum package

LUO Yan, REN Weipeng, ZHOU Yi, WANG Lichun

(Shanghai Aerospace Electronic Technology Institute, Shanghai 200240, China)

Focusing on the issues of connection reliability caused by thermal stress mismatch in 3D package, a method of edges connection based on alumina substrate was proposed. The stack and pouring model for COB(Chip on Board) was established with ANSYS software. The stress distribution of single layer COB and multiple layers COB was studied and the packaging structure was optimized, and the practical test was conducted. The results show that interlayer dam can suppress the warping effectively. The maximum deformation of four layers COB structure with interlayer dam is 0.081 mm after 25－125 ℃ temperature cycle. The maximum equivalent stress is 175 MPa which is within the breaking strength limitation of silicon chip. There is no cracks between layers of the structure and the read-write performance of the solid-state memory is normal after temperature cycle.

alumina substrate; 3D package; COB stack; interlayer dam; stress distribution; edges connection

10.14106/j.cnki.1001-2028.2016.10.016

TM205

A

1001-2028（2016）10-0072-06

2016-07-22

王立春

國家科技重大專項(xiàng)項(xiàng)目(課題級(jí))資助（No. 2014ZX02501016）

羅燕（1987－），女，湖北黃石人，工程師，從事微電子封裝技術(shù)研究，E-mail: luoyan1120@qq.com；

王立春（1967－），男，安徽定遠(yuǎn)人，研究員，從事微電子封裝技術(shù)研究，E-mail: wanglichun0482@163.com。

網(wǎng)絡(luò)出版時(shí)間：2016-09-29 10:11:03

網(wǎng)絡(luò)出版地址：http://www.cnki.net/kcms/detail/51.1241.TN.20160929.1011.016.html

（編輯：陳渝生）