陸海林,　唐偉偉,　葛俊祥

(南京信息工程大學(xué) 江蘇省氣象傳感網(wǎng)技術(shù)工程中心,江蘇 南京　210044)

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基于FPGA和NiosⅡ的船用雷達(dá)數(shù)據(jù)采集存儲(chǔ)與驗(yàn)證

陸海林,唐偉偉,葛俊祥

(南京信息工程大學(xué) 江蘇省氣象傳感網(wǎng)技術(shù)工程中心,江蘇 南京210044)

摘要:在雷達(dá)系統(tǒng)開(kāi)發(fā)初期階段,需要驗(yàn)證整個(gè)系統(tǒng)中采用的各種數(shù)據(jù)處理算法的可行性和正確性,在該過(guò)程中,由雷達(dá)采集的原始數(shù)據(jù)是必不可少的重要條件。文章研究了基于現(xiàn)場(chǎng)可編程門(mén)陣列(field-programmable gate array, FPGA)和NiosⅡ的船用雷達(dá)的數(shù)據(jù)采集存儲(chǔ)與驗(yàn)證,利用已有的A/D采樣電路和Verilog硬件描述語(yǔ)言(hardware description language,HDL),通過(guò)編寫(xiě)相關(guān)功能模塊實(shí)現(xiàn)對(duì)數(shù)據(jù)采集的控制,同時(shí)結(jié)合NiosⅡ?qū)崿F(xiàn)了數(shù)據(jù)的存儲(chǔ)與提取,并對(duì)數(shù)據(jù)進(jìn)行了驗(yàn)證。仿真結(jié)果表明,采集的數(shù)據(jù)能夠?qū)崿F(xiàn)正確的緩存與輸出;測(cè)試結(jié)果表明,該數(shù)據(jù)存儲(chǔ)系統(tǒng)可應(yīng)用于對(duì)實(shí)際的雷達(dá)采集數(shù)據(jù)的正確存儲(chǔ)。

關(guān)鍵詞:數(shù)據(jù)存儲(chǔ);現(xiàn)場(chǎng)可編程門(mén)陣列;NiosⅡ軟核處理器;Verilog 硬件描述語(yǔ)言

船舶導(dǎo)航雷達(dá)用于航行避讓、定位及引航等,在能見(jiàn)度較低時(shí),能夠提供必要的觀察手段,是航海技術(shù)發(fā)展的重要里程碑。目前,國(guó)際上生產(chǎn)小型船舶導(dǎo)航雷達(dá)的公司很多,如日本Furuno公司、英國(guó)Kelvin Hughes公司、美國(guó)Raytheon公司和德國(guó)STN Atlas Elektronik公司[1]。國(guó)內(nèi)許多廠家也在積極開(kāi)展小型船舶導(dǎo)航雷達(dá)的研制,如上海廣電通信技術(shù)有限公司、大連遼無(wú)二電器有限公司、上海智森航海電子科技有限公司等,但由于系統(tǒng)設(shè)計(jì)、器件加工工藝以及算法實(shí)現(xiàn)等方面還存在問(wèn)題,最終推出的產(chǎn)品基本都是日本產(chǎn)品的模仿機(jī)或國(guó)內(nèi)組裝機(jī),無(wú)法替代國(guó)外產(chǎn)品,導(dǎo)致市場(chǎng)占有率很低,因此,推出具有自主知識(shí)產(chǎn)權(quán)的雷達(dá)很有必要。

雷達(dá)性能的好壞是自主研發(fā)的雷達(dá)能否取代國(guó)外產(chǎn)品的關(guān)鍵因素之一。雷達(dá)性能優(yōu)良最主要的體現(xiàn)是對(duì)目標(biāo)清晰準(zhǔn)確的反饋,從而實(shí)現(xiàn)避讓、定位與引航,這不僅取決于雷達(dá)的各部分硬件的設(shè)計(jì),同時(shí)由于雜波噪聲的存在,雷達(dá)系統(tǒng)中的各種數(shù)據(jù)處理算法也是非常重要的。就船舶導(dǎo)航雷達(dá)而言,除了必要的累積對(duì)消等算法外,海雜波對(duì)消算法、同頻干擾抑制算法等的正確使用對(duì)于雷達(dá)性能的提高起到非常關(guān)鍵的作用。只有驗(yàn)證了數(shù)據(jù)處理算法的正確性，才能將該算法應(yīng)用于實(shí)際的系統(tǒng)中,因此,采集存儲(chǔ)原始數(shù)據(jù)用于算法的驗(yàn)證已成為新型雷達(dá)研制中一項(xiàng)必不可少的工作。

近年來(lái),現(xiàn)場(chǎng)可編程門(mén)陣列(field-programmable gate array, FPGA)以器件速度快、密度高、功耗低及可配置性強(qiáng)等優(yōu)點(diǎn)被廣泛應(yīng)用,包括數(shù)據(jù)存儲(chǔ)。硬件描述語(yǔ)言(hardware description language, HDL)的出現(xiàn)使基于FPGA的電路設(shè)計(jì)更加方便、快捷,能夠在很大程度上縮短產(chǎn)品開(kāi)發(fā)周期和成本。目前,國(guó)內(nèi)外有關(guān)FPGA在數(shù)據(jù)存儲(chǔ)方面的研究已有很多,如使用FPGA控制先入先出隊(duì)列(first input first output, FIFO),使數(shù)據(jù)流匹配電子集成驅(qū)動(dòng)器(integrated drive electronics，IDE)硬盤(pán)的存儲(chǔ)速率,從而實(shí)現(xiàn)數(shù)據(jù)實(shí)時(shí)存儲(chǔ)到硬盤(pán)[2],或者是以FPGA作為控制器,Flash Memory作為主存儲(chǔ)器的大容量高速存儲(chǔ)系統(tǒng)方案[3]等,這些方案雖然能夠滿(mǎn)足數(shù)據(jù)存儲(chǔ)的要求,但并不能完全應(yīng)用在各種情況下,如在雷達(dá)內(nèi)部有限的空間中加入外部擴(kuò)展的IDE硬盤(pán)進(jìn)行實(shí)時(shí)存儲(chǔ)是不可行的,因此,需要設(shè)計(jì)新的方案以滿(mǎn)足實(shí)際應(yīng)用的要求。

為了正確采集和存儲(chǔ)算法驗(yàn)證所需的原始數(shù)據(jù),同時(shí)不改動(dòng)雷達(dá)內(nèi)部硬件,筆者參考相關(guān)文獻(xiàn)的設(shè)計(jì)方法,并結(jié)合自主研發(fā)雷達(dá)的實(shí)際情況,提出了基于Verilog HDL[4]語(yǔ)言、FPGA芯片以及FPGA開(kāi)發(fā)板自帶的同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(synchronous dynamic random access memory, SDRAM)芯片,結(jié)合NiosⅡ原始數(shù)據(jù)的采集與存儲(chǔ)方案,用于實(shí)現(xiàn)數(shù)據(jù)的正確存儲(chǔ),并將最終的模塊整合到雷達(dá)系統(tǒng)中,應(yīng)用于研發(fā)中的小型船舶導(dǎo)航雷達(dá)。

1系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

數(shù)據(jù)存儲(chǔ)系統(tǒng)的結(jié)構(gòu)如圖1所示。

圖1　數(shù)據(jù)存儲(chǔ)系統(tǒng)結(jié)構(gòu)圖

船舶雷達(dá)在發(fā)射脈沖后,經(jīng)過(guò)一段時(shí)間,接收機(jī)采集數(shù)據(jù),經(jīng)過(guò)A/D轉(zhuǎn)換電路,將采集到的模擬信號(hào)數(shù)據(jù)轉(zhuǎn)換成8位二進(jìn)制數(shù)字信號(hào),通過(guò)A/D數(shù)據(jù)格式轉(zhuǎn)換模塊,加入方位、距離等信息,輸出32位二進(jìn)制數(shù)據(jù),進(jìn)入到FIFO緩存模塊中,然后通過(guò)FIFO控制器將數(shù)據(jù)存入軟核內(nèi)定義的FIFO中,在信號(hào)處理機(jī)工作時(shí)間內(nèi),由NiosⅡ嵌入式處理器控制軟核,將數(shù)據(jù)存入SDRAM中,同時(shí)由于軟核的控制程序也在SDRAM中運(yùn)行,因此,在數(shù)據(jù)存儲(chǔ)過(guò)程中不能進(jìn)行對(duì)雷達(dá)的控制,必須等到SDRAM設(shè)定的存儲(chǔ)空間存滿(mǎn)后,才能通過(guò)用戶(hù)數(shù)據(jù)報(bào)協(xié)議(user datagram protocol,UDP),利用以太網(wǎng)接口,將數(shù)據(jù)發(fā)送到PC機(jī)上的終端控制部分,在傳輸過(guò)程中加入循環(huán)冗余碼校驗(yàn)(cyclical redundancy check,CRC)以保證數(shù)據(jù)的正確性,最終保存為txt數(shù)據(jù)文件。該數(shù)據(jù)存儲(chǔ)系統(tǒng)解決了FPGA與網(wǎng)卡數(shù)據(jù)通信時(shí)傳輸速度慢的情況下,數(shù)據(jù)直接上傳過(guò)程中,傳輸數(shù)據(jù)量大引起的FIFO溢出會(huì)導(dǎo)致大量回波數(shù)據(jù)丟失。利用SDRAM作為緩沖,在存滿(mǎn)后完整將數(shù)據(jù)上傳,可以避免上述問(wèn)題。

2各功能模塊的設(shè)計(jì)

2.1　A/D轉(zhuǎn)換電路

本團(tuán)隊(duì)自主研發(fā)的船用雷達(dá)原理性樣機(jī)采用單脈沖、非相參體制。在雷達(dá)脈沖發(fā)射完成后,間隔一段時(shí)間進(jìn)行采樣,回波數(shù)據(jù)為模擬信號(hào),而后續(xù)的數(shù)據(jù)處理在FPGA中進(jìn)行,因此需要通過(guò)A/D轉(zhuǎn)換模塊將模擬信號(hào)變成數(shù)字信號(hào)[5]。該模塊為前期自主設(shè)計(jì),其電路原理見(jiàn)文獻(xiàn)[6]。

2.2　A/D數(shù)據(jù)格式轉(zhuǎn)換模塊設(shè)計(jì)

作為海雜波對(duì)消算法驗(yàn)證的原始數(shù)據(jù),不僅僅是回波數(shù)據(jù)本身,還需要加入諸如方位、距離等信息,因此在回波數(shù)據(jù)輸入到FIFO緩存模塊之前,需要對(duì)數(shù)據(jù)做預(yù)處理,進(jìn)行數(shù)據(jù)格式的轉(zhuǎn)換。

A/D數(shù)據(jù)格式轉(zhuǎn)換模塊的主要功能在于為數(shù)據(jù)的解讀提供固定的數(shù)據(jù)格式,因此在8位回波數(shù)據(jù)進(jìn)入該模塊后,生成32位的預(yù)處理數(shù)據(jù),預(yù)處理數(shù)據(jù)格式為:方位12 bit, 距離12 bit,回波8 bit。

2.3　FIFO控制器設(shè)計(jì)

FIFO是一種先進(jìn)先出的數(shù)據(jù)緩存器,一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸。本文采用數(shù)據(jù)緩存的目的是實(shí)現(xiàn)數(shù)據(jù)傳輸速率的匹配,提高傳輸速度,同時(shí)實(shí)現(xiàn)數(shù)據(jù)格式的正確轉(zhuǎn)換。

本模塊所使用的FIFO是由ALTERA公司開(kāi)發(fā)的Quartus Ⅱ軟件直接生成的,本文的主要工作在于設(shè)計(jì)FIFO模塊的控制器。

為了有效地控制FIFO的寫(xiě)入與讀出操作以及數(shù)據(jù)能夠正確地存儲(chǔ)和傳輸?shù)紽PGA軟核部分,本文參考相關(guān)文獻(xiàn),并結(jié)合實(shí)際的需要,最終設(shè)計(jì)FIFO控制器[7-8],控制器的實(shí)際工作流程如圖2所示。

圖2中的船首信號(hào)主要是用于確定起始方位,發(fā)射完成信號(hào)用于計(jì)數(shù)1圈內(nèi)的脈沖個(gè)數(shù),從而得到每個(gè)脈沖發(fā)射所對(duì)應(yīng)的方位角,ADC使能就是AD采樣是否開(kāi)始的標(biāo)志。圖2中,讀取FIFO中的數(shù)據(jù)時(shí)還需要判斷FIFO是否為空,若為空,則讀使能信號(hào)輸入低電平。

圖2　FIFO控制器工作流程圖

2.4　NiosⅡ軟核處理器設(shè)計(jì)

2.4.1軟核處理器簡(jiǎn)介

ALTERA推出的NiosⅡ軟核處理器是一款通用精簡(jiǎn)指令集計(jì)算機(jī)(reduced instruction set computer,RISC)結(jié)構(gòu)的CPU,定位于廣泛的嵌入式應(yīng)用。NiosⅡ系列處理器包括快速的(NiosⅡ/F)、經(jīng)濟(jì)的(Nios/E)和標(biāo)準(zhǔn)的(Nios/S)內(nèi)核,每種處理器都針對(duì)不同的性能范圍和成本進(jìn)行優(yōu)化。這3種處理器的核均采用相同的32位指令集架構(gòu)(instruction set arithitecture,ISA),100%的二進(jìn)制代碼兼容;使用業(yè)界領(lǐng)先的設(shè)計(jì)軟件——ALTERA的QuartusⅡ軟件SOPC Bulider工具,可以將NiosⅡ處理器嵌入到系統(tǒng)中,從而設(shè)計(jì)出專(zhuān)用的處理器系統(tǒng)。

2.4.2軟核處理器具體設(shè)計(jì)

為了完成數(shù)據(jù)的存儲(chǔ)與讀取,在NiosⅡ軟核處理器設(shè)計(jì)部分,首先通過(guò)SOPC Bulider構(gòu)建系統(tǒng)的軟核部分[9],然后以C語(yǔ)言作為基礎(chǔ)語(yǔ)言,在NiosⅡ設(shè)計(jì)軟件中實(shí)現(xiàn)軟核部分的控制功能。

系統(tǒng)等待軟核初始化完成后,判斷軟核外部FIFO的讀使能信號(hào)是否為高電平。若為高電平,則將數(shù)據(jù)輸入軟核內(nèi)部的FIFO中,反之,無(wú)數(shù)據(jù)進(jìn)入;然后系統(tǒng)判斷內(nèi)部FIFO是否為空,若非空,則將數(shù)據(jù)輸入到SDRAM中,反之,則無(wú)數(shù)據(jù)存入;不斷重復(fù)上述過(guò)程直至SDRAM設(shè)定存儲(chǔ)空間存滿(mǎn),系統(tǒng)處于等待狀態(tài),此時(shí),通過(guò)UDP利用以太網(wǎng)接口,將數(shù)據(jù)上傳至PC機(jī)上,并保存為txt數(shù)據(jù)文件,同時(shí)在下次存儲(chǔ)數(shù)據(jù)之前將SDRAM清空。傳輸過(guò)程之所以采用UDP是為了滿(mǎn)足雷達(dá)顯示的及時(shí)性要求,同時(shí)也是由于丟失少量數(shù)據(jù)包對(duì)實(shí)際的算法驗(yàn)證影響不大。

3結(jié)果與分析

3.1　Modelsim仿真結(jié)果

通過(guò)Modelsim仿真軟件對(duì)FIFO緩存模塊進(jìn)行了功能仿真,其仿真結(jié)果如圖3所示。

Range設(shè)置為11,表示遠(yuǎn)量程。Rec表示ADC使能階段,該過(guò)程用于采集數(shù)據(jù),將數(shù)據(jù)寫(xiě)入FIFO內(nèi)。AD-in模擬的是8位回波數(shù)據(jù),進(jìn)過(guò)預(yù)處理后產(chǎn)生AD-out,由于實(shí)際讀取數(shù)據(jù)和仿真有所不同,因此,AD-out的數(shù)據(jù)應(yīng)該由低位向高位解讀,以A5A34200為例,正確的解讀方式是0042A3A5,其中,004表示方位;2A3表示采樣點(diǎn)數(shù);A5表示模擬的回波數(shù)據(jù),這些數(shù)均為16進(jìn)制數(shù)。

從圖3可以看出,在單次采樣過(guò)程中,方位不變,采樣個(gè)數(shù)遞增,而且因?yàn)槟M產(chǎn)生的是遞增數(shù)據(jù),所以回波數(shù)據(jù)也是遞增；另外Done信號(hào)表示發(fā)射完成信號(hào),會(huì)產(chǎn)生55AADDFF的十六進(jìn)制數(shù)作為標(biāo)志用于解讀,該結(jié)果表明，采集的數(shù)據(jù)能夠?qū)崿F(xiàn)正確的緩存與輸出。

圖3　Modelsim局部放大仿真結(jié)果

3.2　實(shí)際測(cè)試結(jié)果

將數(shù)據(jù)存儲(chǔ)系統(tǒng)完整地加入到船舶雷達(dá)中進(jìn)行外場(chǎng)數(shù)據(jù)采集測(cè)試,其實(shí)際結(jié)果如圖4所示。

圖4　外場(chǎng)測(cè)試結(jié)果

從圖4可看出，每圈的起始位(即船首信號(hào)的標(biāo)志位FFFFFFFF)可以正常產(chǎn)生,同時(shí)發(fā)射完成的標(biāo)志位55AADDFF也能夠正常導(dǎo)入采集的數(shù)據(jù)中間,之后的數(shù)據(jù)可按照A/D數(shù)據(jù)格式轉(zhuǎn)換模塊所設(shè)計(jì)的數(shù)據(jù)格式進(jìn)行解讀,完全符合海雜波對(duì)消的數(shù)據(jù)要求。

3.3　數(shù)據(jù)驗(yàn)證

對(duì)于存儲(chǔ)的數(shù)據(jù),需要進(jìn)行正確性驗(yàn)證才能用于實(shí)際的算法驗(yàn)證。最佳的驗(yàn)證方法是將采集的數(shù)據(jù)進(jìn)行成像處理,然后與古野船舶導(dǎo)航雷達(dá)實(shí)測(cè)采集的圖像進(jìn)行對(duì)比。因此,通過(guò)修改軟核與界面終端的程序,將采集的數(shù)據(jù)進(jìn)行處理,提取其中的回波數(shù)據(jù),并通過(guò)修改門(mén)限,去除部分噪聲,然后,以船首信號(hào)的標(biāo)志位FFFFFFFF作為畫(huà)圖的開(kāi)始,以發(fā)射完成的標(biāo)志位55AADDFF作為每一幀數(shù)據(jù)的幀頭,將采集的數(shù)據(jù)生成一幅BMP位圖上傳到終端進(jìn)行顯示。

本文研發(fā)的雷達(dá)采集存儲(chǔ)的數(shù)據(jù)成像圖以及古野船舶導(dǎo)航雷達(dá)圖像對(duì)比如圖5、圖6所示。

從圖5、圖6可看出,2種成像都能夠正確獲取到實(shí)際的目標(biāo)位置,但相比之下,國(guó)外雷達(dá)所獲取的目標(biāo)較為清晰,由于硬件指標(biāo)基本相同,因此主要的原因是國(guó)外成品雷達(dá)中的數(shù)據(jù)處理算法含有海雜波對(duì)消和增益控制等,能夠有效地抑制各種雜波及噪聲的干擾,而本文的雷達(dá)目前只有簡(jiǎn)單的門(mén)限控制系統(tǒng),數(shù)據(jù)處理算法還處于研究階段,需要數(shù)據(jù)驗(yàn)證其可行性與正確性,因此尚未加入海雜波對(duì)消、同頻干擾抑制、增益控制等數(shù)據(jù)處理算法,仍受到雜波、噪聲等的影響。主要的解決方法是在今后的雷達(dá)系統(tǒng)中加入以上數(shù)據(jù)處理算法,進(jìn)一步提高雷達(dá)對(duì)噪聲、干擾和雜波的抑制能力。本實(shí)驗(yàn)中存儲(chǔ)的數(shù)據(jù)正是為此而準(zhǔn)備的。

圖5　存儲(chǔ)數(shù)據(jù)的成像圖

圖6　古野雷達(dá)成像圖

4結(jié)束語(yǔ)

本文提出了一種在不改動(dòng)內(nèi)部硬件的情況下,利用FPGA開(kāi)發(fā)板現(xiàn)有資源,實(shí)現(xiàn)數(shù)據(jù)正確存儲(chǔ)的方案,并予以驗(yàn)證。解決了由于FPGA與網(wǎng)卡通信時(shí)傳輸速度慢、數(shù)據(jù)傳輸量大而導(dǎo)致的大量回波數(shù)據(jù)丟失的問(wèn)題。該方案設(shè)計(jì)成本低、易實(shí)現(xiàn),同時(shí)在不同情況下易于修改并應(yīng)用。由仿真結(jié)果及實(shí)際外場(chǎng)測(cè)試采集的數(shù)據(jù)可以看出,本文所設(shè)計(jì)的數(shù)據(jù)存儲(chǔ)系統(tǒng)存儲(chǔ)的數(shù)據(jù)滿(mǎn)足用于解讀的數(shù)據(jù)格式,并且數(shù)據(jù)并未有大量的丟失,連續(xù)性和總體完整性符合要求,同時(shí)對(duì)2部雷達(dá)的實(shí)際成像圖進(jìn)行對(duì)比與分析,可以看出本文存儲(chǔ)的數(shù)據(jù)總體上是正確的,能夠用于實(shí)際的算法驗(yàn)證。本文所設(shè)計(jì)的系統(tǒng)可根據(jù)不同的發(fā)射時(shí)序和采樣周期做調(diào)整,修改程序,移植到不同的脈沖雷達(dá)系統(tǒng)中。

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(責(zé)任編輯閆杏麗)

錢(qián)德玲(1956-),女,安徽安慶人,博士, 合肥工業(yè)大學(xué)教授,博士生導(dǎo)師.

Data collection and storage and validation of marine

navigation radar based on FPGA and NiosⅡ

LU Hai-lin,TANG Wei-wei, GE Jun-xiang

(Jiangsu Technology and Engineering Center of Meteorological Sensor Network, Nanjing University of Information Science and Technology, Nanjing 210044, China)

Abstract:In the early stages of the radar system development, the feasibility and correctness of a variety of data processing algorithms used in the whole system should be verified. The indispensable important condition in this process is the original data gathered by the radar. This paper mainly focuses on the data collection and storage and validation of marine navigation radar based on field-programmable gate array(FPGA) and NiosⅡ. Based on the existing A/D sampling circuit and taking Verilog hardware description language(HDL) as hardware description language, the control of data acquisition is implemented by writing the function modules. And the data storage and extraction are made based on NiosⅡ, and the data are verified. The simulation results show that the cache and output of the data gathered by radar can be realized correctly. The test results indicate that this data storage system can be applied to the actual storage of the data collected by radar.

Key words:data storage; field-programmable gate array(FPGA); NiosⅡ; Verilog hardware description language(HDL)

doi:10.3969/j.issn.1003-5060.2015.11.015

作者簡(jiǎn)介：張波(1990-),男,河南信陽(yáng)人,合肥工業(yè)大學(xué)碩士生;

基金項(xiàng)目：國(guó)家自然科學(xué)基金資助項(xiàng)目(51378168); 中央高?；究蒲袠I(yè)務(wù)費(fèi)專(zhuān)項(xiàng)資金資助項(xiàng)目(2012HGZY0024)

收稿日期：2014-10-23；修回日期：2014-11-30

中圖分類(lèi)號(hào):TN959

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1003-5060(2015)11-1508-05