張召賓，宋 寶，程建軍

（1.華中科技大學 機械科學與工程學院，湖北 武漢 430074；2.廣州深圳市浩能科技有限公司，廣東 深圳 518172）

隨著電子設計的快速發(fā)展，由IC芯片構成的電子系統(tǒng)朝著大規(guī)模、小體積、高速度的方向飛速發(fā)展。PCB（printed circuit board）上的微處理器和邏輯電路中的時鐘頻率越來越高，信號的邊沿越來越陡峭，由此帶來的信號完整性（signal in－tegrity，SI）問題也越來越凸顯［1］。信號完整性廣義上是針對在高速產(chǎn)品中由于互連線引起的所有問題，它主要研究互連線與數(shù)字信號相互作用時其電氣特性參數(shù)如何影響高速產(chǎn)品的性能［2］。信號具有良好的完整性是指當在需要的時候具有所必需達到的電壓電平數(shù)值。差的信號完整性不是由某單一因素導致的，而是板級設計中多種因素共同引起的。在過去的低速時代，電平跳變時信號上升時間［3］（一般為信號幅度從10%上升到90%所用的時間）較長，器件間的互連線不至于影響電路的功能，不需要關心信號完整性問題；但如今高速時代來臨，隨著IC信號的上升時間不斷減小，很多都在ps級別，無論信號頻率如何，信號沿互連線上的電氣特性已不可忽略，互連線必須作為傳輸線來對待，從而產(chǎn)生了很多以前沒有的信號完整性問題［4］。在高速數(shù)字電路中，時鐘信號是芯片工作的基準頻率，數(shù)據(jù)的傳輸一般通過時鐘進行有序的收發(fā)控制，如果時鐘信號不準確，芯片就無法正常工作［5］。因此，在高速電路設計中必須考慮整個傳導系統(tǒng)對于輸入信號的響應時間，這在很大程度上取決于信號在介質中的傳輸速度和信號的上升時間。實際應用中判斷信號是否為高速信號的依據(jù)是信號的上升或下降時間而不是信號的時鐘速率［6］。

在實際中，反射和串擾是2種最常見的信號完整性問題，其產(chǎn)生的根源均為阻抗。因此，可以采取終端匹配的方法來改善高速時鐘信號的傳輸質量。

1 傳輸線對信號傳輸延時的影響

在SI分析中，許多互連的電氣模型都被當做傳輸線。傳輸線是一種理想的傳輸模型，用于將信號從一端傳輸?shù)搅硪欢?。常見的傳輸線有同軸電纜、平行雙絞線、微帶線、帶狀線等［7］。傳輸線通常用2根導線來表示傳輸線模型，一條稱為信號線，另一條稱為返回路徑。

傳輸線與電阻、電容和電感這3種理想電路元件的特性大不相同，它有2個非常重要的特性：特性阻抗和傳輸延時。PCB設計中的傳輸線分為微帶線（microstrip）和帶狀線（stripline）。微帶線是由1根帶狀導線與地平面構成，中間是電介質。帶狀線是一條置于2層導電平面之間的電介質中間的銅帶。FR－4（大多數(shù)PCB板所用的材質）板上信號在微帶線和帶狀線中的傳輸速度分別為15cm/ns和12cm/ns。

由大量實踐得出的經(jīng)驗法則表明，當傳輸線延時小于信號上升時間的20%時，反射噪聲很小，不會影響到電路功能，傳輸線不需要進行阻抗匹配；當傳輸延時大于信號上升時間的20%時，傳輸線上由于阻抗不匹配而產(chǎn)生的反射噪聲就會影響到電路功能，必須采取阻抗匹配措施加以控制，否則它將是造成信號完整性問題的隱患。傳輸線的阻抗也使得傳輸線之間存在感性和容性阻抗，在高速電路的設計中，具有快速上升時間的器件即使其信號頻率不高，布線時也應認真對待以防止過大的串擾。

2 時鐘信號的干擾分析

嵌入式運動控制平臺CPU（AM335x）采用24MHz外部時鐘，內部通過PRCM（power、reset and clock management）模塊對時鐘進行管理，輸出可調節(jié)的時鐘信號供SDRAM、USB使用。本文采取的DDR和USB時鐘信號頻率分別為200MHz和48MHz，仿真環(huán)境為Allegro PCB SI。Allegro PCB SI是Cadence SPB系列EDA工具之一，針對電路板級的信號完整性和電源完整性提供了一套完善、成熟而強大的分析和仿真方案，并且和Cadence SPB的其他工具一起，實現(xiàn)了從前端到后端、約束驅動的高速PCB設計流程。

2.1 時鐘信號的反射現(xiàn)象和解決方案

當信號沿互連線傳輸時所受的瞬態(tài)阻抗發(fā)生變化時，就會產(chǎn)生反射。一般低阻抗的源端驅動器和高阻抗的終端接收器不完全和傳輸線的特性阻抗匹配，信號將在驅動器和接收器之間來回反彈，造成過沖、下沖及振鈴現(xiàn)象。當導線大于臨界長度（傳輸線延時等于信號上升時間的20%）時，反射信號就會疊加在高電平處，引起信號完整性問題［8］。定義信號驅動源內阻為R0，傳輸線特性阻抗為Z0，負載阻抗為RL，信號反射示意圖如圖1所示。

圖1 信號反射示意圖

信號從特性阻抗Z0向特性阻抗RL傳輸?shù)倪^程中，最佳情況是當R0＝Z0＝RL時，傳輸線上阻抗連續(xù)，沒有反射。當RL≠Z0時，會發(fā)生信號反射：當RL＞Z0時，多余的能量會反射回源端，反射波極性為正；當RL＜Z0時，負載通過反射通知源端輸送更多的能量，反射波極性為負。信號在驅動端和負載之間多次反射，還會造成振鈴。一個典型的信號振鈴如圖2所示。

DDR是一類非常特殊的信號，因為其越來越高的工作頻率，使得高速硬件設計中，減少其產(chǎn)生的干擾是一個很大的挑戰(zhàn)。為了避免傳輸線效應，按照工作頻率達到或超過75MHz時布線就必須按照長度25.4mm以內、線寬0.254mm以上、內部間距0.127mm以上、外部間距0.762mm以上等規(guī)則進行設計。對于200MHz的工作頻率，必須有更大的冗余度。對SDRAM時鐘信號進行仿真的結果如圖3所示。

圖2 信號振鈴

圖3 SDRAM時鐘信號

由圖3可見，經(jīng)過長距離的微帶線傳輸后，信號由傳輸線到接收芯片引腳時，由于芯片引腳阻抗很小，信號由高阻抗進入低阻抗介質，出現(xiàn)明顯的反射和振鈴現(xiàn)象。

減小反射的有效措施是對傳輸線進行阻抗匹配，在靠近驅動端或負載端加上拉電阻或下拉電阻。從原理上主要分為2類——并行端接和串行端接，同時，每一類又有不同的實現(xiàn)方法。

并行端接是在盡量靠近負載的位置加上上拉和（或）下拉阻抗以實現(xiàn)終端的匹配，根據(jù)不同的環(huán)境，并行端接又分為簡單的并行端接、戴維寧并行端接、主動并行端接、并行RC端接和多負載并行端接，如圖4所示。

簡單的并行端接即在負載端加入1個下拉電阻RT（RT＝Z0）來實現(xiàn)匹配，但輸出為高電平時這種端接消耗的電流過大，一般器件很難達到驅動要求；戴維寧并行端接是采用上拉電阻R1和下拉電阻R2構成端接電阻，其等效電阻為RT＝R1R2/（R1＋R2）；主動并行端接是用RT將負載信號拉至一偏移電壓VBIAS，VBIAS的選取依據(jù)是使輸出驅動源具有對高、低電平信號汲取電流的能力；并行RC端接是用串聯(lián)RC作為端接阻抗。多個負載時需要在每個負載端都進行端接，才能更好地達到阻抗匹配的效果。

圖4 不同方式的并行端接

串行端接是在盡量靠近源端的位置串行插入一個電阻RS（10～75Ω）到傳輸線中來匹配信號源阻抗，條件為RS＋R0≥Z，多負載時同樣采取多負載串行端接，如圖5所示。

圖5 不同方式的串行端接

2.2 時鐘信號的串擾現(xiàn)象和解決方案

信號之間由于電磁場的相互耦合而產(chǎn)生的不期望的噪聲電壓信號稱為串擾，其耦合機制主要分為容性耦合與感性耦合。容性耦合是由于干擾源上的電壓變化在被干擾對象上引起感應電流從而導致的電磁干擾，而感性耦合則是由于干擾源上的電流變化而導致的電磁干擾［9］。用C12表示兩線間耦合電容，當入侵網(wǎng)絡變化時，就會產(chǎn)生容性耦合電流，減小容性耦合一個有效的方法就是增大線間距；用M12表示2線間產(chǎn)生的互感，當入侵網(wǎng)絡電流變化時，就會產(chǎn)生感性耦合電壓［10］。減小串擾的措施可以考慮以下4個方面：① 增大傳輸線間的距離；② 相鄰的信號層走線方向應該相互垂直；③ 在滿足特性阻抗的條件下，使布線層與參考平面層間的介質層盡可能??；④ 根據(jù)阻抗匹配原理進行端接。

根據(jù)串擾產(chǎn)生的條件，在Allegro PCB SI中模擬USB時鐘信號受到相鄰傳輸信號的串擾干擾。仿真串擾波形如圖6所示，其中aggressor波形是干擾源，victim波形是被干擾信號。由圖6可知，相鄰的微帶線信號對USB時鐘信號產(chǎn)生了幅值約為0.3V的周期性串擾。

圖6 USB時鐘對相鄰信號的串擾

3 方案的仿真與驗證

3.1 反射的解決方案

采取并行端接的方法減小反射，在SDRAM時鐘信號的接收端并聯(lián)匹配電阻。微帶線的傳輸距離約為30mm，PCB廠商提供的銅微帶線的傳導率按3.75Ω/cm 計算，微帶線的阻抗約為114.3Ω。接收端并聯(lián)匹配電阻R分別取50、100、150、200Ω進行試驗，仿真波形如圖7所示。

圖7與圖3對比分析可知，R＝50Ω和R＝100Ω對接收端的反射現(xiàn)象改進較明顯，但R＝50Ω時接收端約有0.2V的壓降，對于信號的損失嚴重，綜合比較，R＝100Ω的改進效果最優(yōu)。

在以ARM＋FPGA架構的試驗平臺進行驗證，示波器采用的是Agilent MSO－X 3024A（200MHz，4GSa/s）。原始SDRAM時鐘信號波形和在信號末端并行端接100Ω電阻后測得的波形如圖8所示。

由圖8可以看出，并行端接100Ω電阻后的反射峰值從1.2V下降至0.6V，減少了50%，綜合采取其他措施，還可以進一步減小。根據(jù)阻抗匹配原理，匹配電阻應與傳輸線阻抗相等，接收端阻抗無突變，可以保證信號的完整性，所以本實驗也驗證了阻抗匹配原理。

圖7 不同并聯(lián)匹配電阻的仿真波形

圖8 原始SDRAM時鐘信號和接100Ω電阻后的信號

3.2 串擾的解決方案

通過調整線間距來減小串擾。將原來的0.127mm增大到0.381mm，結果如圖9所示。

圖9 線間距為0.318mm時串擾仿真波形

圖9與圖6對比可以看出，串擾產(chǎn)生的干擾電壓已降至0.15V左右。但多數(shù)情況下受PCB上的布線空間的限制，加大布線間距難以實現(xiàn)，可以采取阻抗匹配的方法對信號進行優(yōu)化。在源端并行端接120Ω（等于傳輸線的阻抗）的電阻后的仿真波形如圖10所示。

由圖10可以看出，經(jīng)過阻抗匹配的串擾基本消除，但是同時也使信號產(chǎn)生了很大的損耗，實際設計中應該權衡串擾的程度與因采取阻抗匹配而帶來的信號衰減的幅度，選取合適的改進措施。

圖11所示為高速信號對相鄰信號產(chǎn)生的串擾干擾，原始間距為0.127mm，干擾源信號頻率為10MHz，幅值為5V，可見其產(chǎn)生了約1 000mV的串擾干擾，因此，該干擾脈沖的快速邊沿在被干擾線上產(chǎn)生了約20%的串擾。

圖10 阻抗匹配后串擾仿真

圖11 原始的串擾信號

根據(jù)布局布線的3W原則，可將線距加大至0.609 6mm（線寬為0.203 2mm），為了使效果更明顯，同時PCB的空間足夠大，所以試驗時將線間距調整到0.762mm，并端接120Ω電阻。測得的信號如圖12所示。

圖12 加大線間距并端接后測得的串擾信號

由圖12可知，盡管串擾一定程度上還存在，但已經(jīng)從原始的1 000mV降到了200mV左右，對于5V的干擾源而言，取得了明顯的改善。高密度復雜PCB設計中的信號完整性是一個復雜的系統(tǒng)工程，完全避免串擾是不可能的，單一的改進措施對串擾的改善也并不明顯，串擾與其他信號完整性問題需要綜合措施來改善和避免。

4 結束語

本文首先基于阻抗匹配的理論基礎，研究了反射和串擾等信號完整性問題產(chǎn)生的原因，利用Cadence的Allegro PCB SI工具對反射與串擾現(xiàn)象進行了仿真再現(xiàn)。其次，探索了能夠提高系統(tǒng)信號完整性，減小反射、串擾的措施，并在Cadence環(huán)境下仿真出通過并行端接改善后的信號波形，驗證了其理論可行性。最后，通過一款ARM＋FPGA架構的試驗平臺進行實際測試，驗證了該方法是減小串擾和反射、提高系統(tǒng)信號完整性的有效方法。

［1］周 萍.高速PCB板的信號完整性設計［J］.電子質量，2009（1）：32－36.

［2］王 娟，楊明武.傳輸線上反射與串擾的仿真分析［J］.合肥工業(yè)大學學報：自然科學版，2012，35（2）：197－200.

［3］周 路，賈寶富.信號上升或下降時間對高速電路信號完整性影響的研究［J］.現(xiàn)代電子技術，2011，34（6）：69－73.

［4］Ren G，Zhou R.The signal integrity analysis of differential signal based on hyperLynx［C］//International Conference on Computer，Mechatronics，Control and Electronic Engineering.IEEE，2010：269－272.

［5］李英丹，鄭 拓，錢新平.基于IBIS模型的高速Loadboard設計信號完整性仿真研究［J］.現(xiàn)代電信科技，2012（1）：43－48.

［6］姜 樟，齊劍鋒.嵌入式系統(tǒng)電磁兼容性綜述［J］.科技廣場，2010（5）：240－242.

［7］Zhou Xiquan，Hui Pengfei，Miao Fengjuan，et al.Highspeed signal transmission on signal integrity analysis［C］//Advances in Biomedical Engineering，Vol 11，2012International Conference on Electrical and Computer Engineering.Elsevier Science，2012：11.

［8］李 健.基于Cadence的信號完整性研究［D］.西安：西安電子科技大學，2009.

［9］王雪坤.高速電路設計中的信號完整性分析［D］.蘇州：蘇州大學，2013.

［10］許凱華，董淑云，劉玉華，等.基于S3C2440嵌入式系統(tǒng)主板的電磁兼容性設計［J］.現(xiàn)代電子技術，2010，33（20）：29－32.