葉惠等

摘要 設(shè)計(jì)了基于FPGA的多通道符合計(jì)數(shù)器，此設(shè)計(jì)將符合窗口時(shí)間的設(shè)定集成于FPGA器件中，因此集成度更高，并且通過(guò)實(shí)驗(yàn)進(jìn)行了模擬單光子探測(cè)器脈沖信號(hào)的符合測(cè)量，計(jì)數(shù)誤差為0.02%，能用于對(duì)糾纏光子對(duì)的判定.

關(guān)鍵詞 符合計(jì)數(shù)；糾纏光子對(duì)；FPGA

中圖分類(lèi)號(hào) O431-2 文獻(xiàn)標(biāo)識(shí)碼 A 文章編號(hào)1000-2537（2014）01-0053-05

符合測(cè)量最早由物理學(xué)家博思（Walth Bothe）用于判斷在光子和電子的碰撞中，能量和動(dòng)量守恒定律是否在每一次碰撞中均有效[1].博思由此獲得1954年諾貝爾物理學(xué)獎(jiǎng).符合計(jì)數(shù)技術(shù)在核物理與宇宙射線(xiàn)的研究領(lǐng)域被廣泛運(yùn)用.隨著符合計(jì)數(shù)技術(shù)不斷的發(fā)展，如今符合計(jì)數(shù)技術(shù)也被應(yīng)用于量子信息科學(xué)中多光子糾纏的測(cè)量和判定[23].

簡(jiǎn)單的符合計(jì)數(shù)系統(tǒng)可以用簡(jiǎn)單的門(mén)電路或乘法器來(lái)實(shí)現(xiàn)[4].但是隨著符合計(jì)數(shù)器復(fù)雜程度的增加，當(dāng)用于多通道符合測(cè)量時(shí)，電路的復(fù)雜程度與成本將會(huì)隨之上升，此時(shí)信號(hào)在經(jīng)過(guò)門(mén)電路后產(chǎn)生的延遲將是無(wú)法控制的，很有可能影響到符合測(cè)量最終的結(jié)果[5].得益于數(shù)字電子技術(shù)的飛速發(fā)展[68]，市場(chǎng)上商品化的符合計(jì)數(shù)器大多數(shù)是用專(zhuān)用集成電路（ASIC）完成的，這些計(jì)數(shù)器的測(cè)量能精確到PS一級(jí)，并且有些還可實(shí)現(xiàn)符合窗口的隨意可調(diào).只是用ASIC實(shí)現(xiàn)符合計(jì)數(shù)器對(duì)儀器要求很高，且價(jià)格昂貴.但隨著現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的快速發(fā)展[9]，F(xiàn)PGA具有更多的門(mén)電路，體積更小成本更低，并且方便隨時(shí)修改設(shè)計(jì)直至滿(mǎn)足實(shí)驗(yàn)要求.本文設(shè)計(jì)了基于FPGA的多通道符合計(jì)數(shù)器，此設(shè)計(jì)將符合窗口時(shí)間的設(shè)定集成于FPGA器件中，因此集成度更高，并且通過(guò)實(shí)驗(yàn)進(jìn)行了模擬單光子探測(cè)器脈沖信號(hào)的符合測(cè)量.

1基本結(jié)構(gòu)

實(shí)驗(yàn)要求對(duì)糾纏光子對(duì)進(jìn)行判定[1011]，在設(shè)計(jì)上只需要對(duì)在一個(gè)符合要求的固定的時(shí)間窗口內(nèi)的符合事件發(fā)生的次數(shù)進(jìn)行計(jì)數(shù)，并不需要具體知道兩個(gè)信號(hào)之間的時(shí)間間隔.所以本實(shí)驗(yàn)最重要的設(shè)計(jì)要求是記錄下符合事件發(fā)生的次數(shù).符合計(jì)數(shù)時(shí)間窗口，也稱(chēng)為符合分辨時(shí)間，為兩路脈沖能發(fā)生符合的最大間隔時(shí)間，它是判斷符合計(jì)數(shù)器性能的重要依據(jù).所以符合窗口的大小決定了整個(gè)實(shí)驗(yàn)數(shù)據(jù)的準(zhǔn)確性.大部分的符合計(jì)數(shù)器都是采用可編程延遲線(xiàn)來(lái)進(jìn)行符合時(shí)間窗口的設(shè)定，現(xiàn)一般可編程延遲線(xiàn)可提供精度為納秒量級(jí)的從納秒到微秒范圍的符合時(shí)間，例如多倫多大學(xué)的Alan Stummer所設(shè)計(jì)的11通道符合計(jì)數(shù)器就采用了這種方法.而作者的設(shè)計(jì)不采用可編程延遲線(xiàn)的方法來(lái)進(jìn)行符合時(shí)間窗口的設(shè)定，而是將可調(diào)整的延時(shí)模塊內(nèi)置于FPGA器件中，在實(shí)現(xiàn)相同功能的前提下，使得設(shè)計(jì)集成度更高，且成本降低.

設(shè)計(jì)思路如下：監(jiān)視四路輸入，當(dāng)任何一路有上升沿輸入的時(shí)候采樣，如用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）來(lái)實(shí)現(xiàn)的話(huà)，則是把四路信號(hào)分為另外同樣的四路信號(hào)取或之后（簡(jiǎn)稱(chēng)為四路或），只要監(jiān)視這四路或信號(hào)是否有上升沿輸入.如有，則表示四路信號(hào)中至少有一路是有上升沿輸入的，

而信號(hào)通過(guò)或門(mén)時(shí)肯定會(huì)有一定延時(shí)的（邏輯器件都有其延時(shí)，F(xiàn)PGA也不例外，并且不同器件延時(shí)時(shí)間不同，一般加上線(xiàn)

路延時(shí)不超過(guò)5 ns）.那么正好得到信號(hào)輸入時(shí)刻與采樣時(shí)刻的一個(gè)延時(shí)（如圖1）.而這個(gè)延時(shí)正是一個(gè)或門(mén)與傳輸線(xiàn)延時(shí)的總和，這正是作者所需要的符合時(shí)間窗口.經(jīng)過(guò)測(cè)量，作者所使用FPGA器件中或門(mén)延時(shí)為1～3 ns，符合實(shí)驗(yàn)的精度要求.值得注意的是，要求輸入信號(hào)的持續(xù)時(shí)間要大于此延時(shí)才能正常取樣.而在本實(shí)驗(yàn)中，單光子探測(cè)器的信號(hào)是12 ns寬，滿(mǎn)足這個(gè)前提條件.

符合計(jì)數(shù)器采樣時(shí)，如果采到兩路或者更多路有高電平信號(hào)，就表示在這段延時(shí)里出現(xiàn)了這幾路信號(hào).可認(rèn)為在該符合時(shí)間的精度下，這幾路信號(hào)是同時(shí)發(fā)生的，并且它的符合分辨時(shí)間就是此延時(shí).在該符合計(jì)數(shù)器中，實(shí)

測(cè)或門(mén)加上線(xiàn)延時(shí)的總延時(shí)時(shí)間為1 ns，滿(mǎn)足本實(shí)驗(yàn)要求.在多光子糾纏領(lǐng)域的實(shí)際應(yīng)用中，符合時(shí)間窗口常為3 ns到5 ns間，所以作者在或門(mén)之前加入可調(diào)延時(shí)模塊，在或門(mén)延時(shí)過(guò)小時(shí)增大符合時(shí)間窗口，使實(shí)驗(yàn)更加靈活.使用時(shí)只需把采集到的相應(yīng)信號(hào)存儲(chǔ)下來(lái)，就可得到符合信號(hào)的計(jì)數(shù)統(tǒng)計(jì)信息.這與初始的設(shè)計(jì)思想相吻合.接下來(lái)只要把有用信號(hào)存儲(chǔ)并交與PC顯示即可.符合計(jì)數(shù)過(guò)程如圖2.

在取樣隨后的存儲(chǔ)和與PC交互的過(guò)程中，四路輸入的信號(hào)脈沖將被做為FPGA中的隨機(jī)存儲(chǔ)器的地址信號(hào)進(jìn)行存儲(chǔ)，四路信號(hào)不同的電平將代表不同的地址，即存儲(chǔ)單元.四路輸入可以測(cè)量的符合情況有16種，不同符合情況下的計(jì)數(shù)統(tǒng)計(jì)將存儲(chǔ)在RAM內(nèi)16個(gè)不同的存儲(chǔ)單元中（如圖3所示）.當(dāng)?shù)谝宦酚忻}沖信號(hào)輸入時(shí)，RAM的地址為0001，此時(shí)0001所對(duì)應(yīng)的存儲(chǔ)單元中的數(shù)據(jù)會(huì)進(jìn)行加1.

當(dāng)在符合時(shí)間窗口內(nèi)，第一路和第三路有信號(hào)脈沖上升沿發(fā)生，則RAM的地址為0101，相對(duì)應(yīng)的存儲(chǔ)單元也會(huì)進(jìn)行加1.本程序所設(shè)計(jì)的為每1 s進(jìn)行一次計(jì)數(shù)顯示，也就是在采樣開(kāi)始之后，F(xiàn)PGA不斷地進(jìn)行符合情況的統(tǒng)計(jì)計(jì)數(shù)，并且將統(tǒng)計(jì)存儲(chǔ)在RAM中，然后通過(guò)串口與PC進(jìn)行計(jì)數(shù)結(jié)果的傳輸，在PC上每1 s顯示一次計(jì)數(shù)結(jié)果，這樣使用者就能知道在這1 s之內(nèi)，有哪些符合情況發(fā)生及發(fā)生的次數(shù)，從而對(duì)糾纏光子對(duì)進(jìn)行判定.

4結(jié)論

設(shè)計(jì)了基于FPGA的多通道符合計(jì)數(shù)器，利用信號(hào)發(fā)生器模擬單光子探測(cè)器發(fā)出的信號(hào)，測(cè)量了幾種不同情況信號(hào)輸入時(shí)的符合計(jì)數(shù)情況，計(jì)數(shù)誤差為002%，證明該符合計(jì)數(shù)器能用于對(duì)糾纏光子對(duì)進(jìn)行判定.相比于其他符合計(jì)數(shù)器，該設(shè)計(jì)具有三大優(yōu)勢(shì).第一，相比于ASIC，利用FPGA進(jìn)行設(shè)計(jì)價(jià)格更便宜，體積更小.其開(kāi)發(fā)難度較小，開(kāi)發(fā)周期較短.并且當(dāng)需要更多路數(shù)據(jù)采集時(shí)，F(xiàn)PGA器件更容易擴(kuò)展，基本不會(huì)增加成本.第二，由于FPGA可以方便地多次重復(fù)程序配置的特性，在該設(shè)計(jì)中可將調(diào)整延遲模塊內(nèi)置于FPGA中，通過(guò)對(duì)FPGA程序調(diào)整可任意改變符合時(shí)間窗口，滿(mǎn)足不同實(shí)驗(yàn)要求.因此該設(shè)計(jì)相比于其他基于FPGA的符合計(jì)數(shù)器集成度更高，更加簡(jiǎn)潔.第三，相比于TAC（時(shí)間-幅度轉(zhuǎn)換器）[13]，該設(shè)計(jì)系統(tǒng)更加簡(jiǎn)潔.TAC不僅記錄符合事件發(fā)生的次數(shù)，同時(shí)還測(cè)量發(fā)生符合的兩信號(hào)脈沖的時(shí)間間隔.因此TAC更多用于與時(shí)間相關(guān)的單光子計(jì)數(shù)等測(cè)量實(shí)驗(yàn)中.而該設(shè)計(jì)只記錄符合事件發(fā)生的次數(shù)，專(zhuān)為多光子糾纏研究所研制.

參考文獻(xiàn)：

[1]HUO Q， ZHANG J. Multichannel coincidence counter for coincidence measurement[J]. Acta Sinica Quantum Optica， 2011，17（2）：135140.

[2]THORN J J， NEAL M S， DONATO V W， et al. Observing the quantum behavior of light in an undergraduate laboratory [J]. Am J Phys， 2004，72：12101219.

[3]CARLSON J A， OLMSTEAD M D， BECK M. Quantum mysteries tested： an experiment implementing hardys test of local realism [J]. Am J Phys， 2006，74：180186.

[4]BRANNING D， BHANDARI S， BECK M. Lowcost coincidencecounting electronics for undergraduate quantum optics [J]. Am J Phys， 2009，77：667670.

[5]BARONTI F， LAZZERI A， RONCELLA R， et al. FPGA/DSPbased Implementation of a highperformance multichannel counter [J]. J Syst Arc， 2009，55（56）：310316.

[6]ZAPPA F， GULINATTI A， MACCAGNANI P， et al. SPADA： singlephoton avalanche diode arrays[J]. Photo Tech Lett IEEE， 2005，17（3）：657659.

[7]薛輝，鄧軍，葉柏龍，等.分布式數(shù)據(jù)交換平臺(tái)在電子政務(wù)中設(shè)計(jì)與實(shí)現(xiàn)[J].湖南師范大學(xué)自然科學(xué)學(xué)報(bào)， 2012，35（6）：4447.

[8]NICLASS C， GERSBACH M， HENDERSON R， et al. A singlephoton avalanche diode implemented in 130 nm CMOS technology [J]. J Sel Top Quantum Electron， 2007，13（4）：863869.

[9]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京：北京航空航天大學(xué)出版社， 2008.

[10]KWIAT P G， MATTLE K， WEINFURTER H， et al. New high intensity source of polarization entangled photon pairs [J]. Phys Rev Lett， 1995，75（24）：43374341.

[11]JENNEWEIN T， SIMON C， WEIHS G， et al. Quantum cryptography with entangled photons[J]. Phys Rev Lett， 2000，84（20）：47294732.

[12]周潤(rùn)景，蘇良碧.基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解[M].北京：電子工業(yè)出版社， 2010.

[13]李勇，蘇弘，千奕，等.多道時(shí)間幅度變換電路的設(shè)計(jì)[J].核電子學(xué)與探測(cè)技術(shù)， 2006，26（4）：454457.

（編輯陳笑梅）

參考文獻(xiàn)：

[1]HUO Q， ZHANG J. Multichannel coincidence counter for coincidence measurement[J]. Acta Sinica Quantum Optica， 2011，17（2）：135140.

[2]THORN J J， NEAL M S， DONATO V W， et al. Observing the quantum behavior of light in an undergraduate laboratory [J]. Am J Phys， 2004，72：12101219.

[3]CARLSON J A， OLMSTEAD M D， BECK M. Quantum mysteries tested： an experiment implementing hardys test of local realism [J]. Am J Phys， 2006，74：180186.

[4]BRANNING D， BHANDARI S， BECK M. Lowcost coincidencecounting electronics for undergraduate quantum optics [J]. Am J Phys， 2009，77：667670.

[5]BARONTI F， LAZZERI A， RONCELLA R， et al. FPGA/DSPbased Implementation of a highperformance multichannel counter [J]. J Syst Arc， 2009，55（56）：310316.

[6]ZAPPA F， GULINATTI A， MACCAGNANI P， et al. SPADA： singlephoton avalanche diode arrays[J]. Photo Tech Lett IEEE， 2005，17（3）：657659.

[7]薛輝，鄧軍，葉柏龍，等.分布式數(shù)據(jù)交換平臺(tái)在電子政務(wù)中設(shè)計(jì)與實(shí)現(xiàn)[J].湖南師范大學(xué)自然科學(xué)學(xué)報(bào)， 2012，35（6）：4447.

[8]NICLASS C， GERSBACH M， HENDERSON R， et al. A singlephoton avalanche diode implemented in 130 nm CMOS technology [J]. J Sel Top Quantum Electron， 2007，13（4）：863869.

[9]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京：北京航空航天大學(xué)出版社， 2008.

[10]KWIAT P G， MATTLE K， WEINFURTER H， et al. New high intensity source of polarization entangled photon pairs [J]. Phys Rev Lett， 1995，75（24）：43374341.

[11]JENNEWEIN T， SIMON C， WEIHS G， et al. Quantum cryptography with entangled photons[J]. Phys Rev Lett， 2000，84（20）：47294732.

[12]周潤(rùn)景，蘇良碧.基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解[M].北京：電子工業(yè)出版社， 2010.

[13]李勇，蘇弘，千奕，等.多道時(shí)間幅度變換電路的設(shè)計(jì)[J].核電子學(xué)與探測(cè)技術(shù)， 2006，26（4）：454457.

（編輯陳笑梅）

參考文獻(xiàn)：

[1]HUO Q， ZHANG J. Multichannel coincidence counter for coincidence measurement[J]. Acta Sinica Quantum Optica， 2011，17（2）：135140.

[2]THORN J J， NEAL M S， DONATO V W， et al. Observing the quantum behavior of light in an undergraduate laboratory [J]. Am J Phys， 2004，72：12101219.

[3]CARLSON J A， OLMSTEAD M D， BECK M. Quantum mysteries tested： an experiment implementing hardys test of local realism [J]. Am J Phys， 2006，74：180186.

[4]BRANNING D， BHANDARI S， BECK M. Lowcost coincidencecounting electronics for undergraduate quantum optics [J]. Am J Phys， 2009，77：667670.

[5]BARONTI F， LAZZERI A， RONCELLA R， et al. FPGA/DSPbased Implementation of a highperformance multichannel counter [J]. J Syst Arc， 2009，55（56）：310316.

[6]ZAPPA F， GULINATTI A， MACCAGNANI P， et al. SPADA： singlephoton avalanche diode arrays[J]. Photo Tech Lett IEEE， 2005，17（3）：657659.

[7]薛輝，鄧軍，葉柏龍，等.分布式數(shù)據(jù)交換平臺(tái)在電子政務(wù)中設(shè)計(jì)與實(shí)現(xiàn)[J].湖南師范大學(xué)自然科學(xué)學(xué)報(bào)， 2012，35（6）：4447.

[8]NICLASS C， GERSBACH M， HENDERSON R， et al. A singlephoton avalanche diode implemented in 130 nm CMOS technology [J]. J Sel Top Quantum Electron， 2007，13（4）：863869.

[9]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京：北京航空航天大學(xué)出版社， 2008.

[10]KWIAT P G， MATTLE K， WEINFURTER H， et al. New high intensity source of polarization entangled photon pairs [J]. Phys Rev Lett， 1995，75（24）：43374341.

[11]JENNEWEIN T， SIMON C， WEIHS G， et al. Quantum cryptography with entangled photons[J]. Phys Rev Lett， 2000，84（20）：47294732.

[12]周潤(rùn)景，蘇良碧.基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解[M].北京：電子工業(yè)出版社， 2010.

[13]李勇，蘇弘，千奕，等.多道時(shí)間幅度變換電路的設(shè)計(jì)[J].核電子學(xué)與探測(cè)技術(shù)， 2006，26（4）：454457.

（編輯陳笑梅）