陳 真，陸 鋒，張凱虹

（1. 江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫 214122；2. 中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 引言

伴隨著計算機技術(shù)、通訊技術(shù)和微電子與固體電子技術(shù)等的交叉發(fā)展，微控制單元（Micro Control Unit，MCU）也得到了飛速發(fā)展。MCU芯片具有面積小、功耗低、低成本、高性能等特點，現(xiàn)階段已經(jīng)廣泛地應(yīng)用于工業(yè)自動化、儀器儀表、信息通信、軍事裝備等各領(lǐng)域。

隨著應(yīng)用需求的不斷提升，MCU芯片的電路性能和復(fù)雜性增加，頻率越來越高，芯片測試成本上升，而測試成本的主要來源是測試時間；若想在半導(dǎo)體集成電路測試行業(yè)立于不敗之地，就要保證在測試結(jié)果的一致性前提下壓縮芯片的測試時間，以降低測試成本。Multi-Sites測試是最佳解決方案之一。但在Multi-Sites測試中，保證各項性能參數(shù)精確、可靠成為MCU芯片測試的一大挑戰(zhàn)。

2 MCU芯片Multi-Sites測試方法

MCU芯片的主要測試參數(shù)包括：直流參數(shù)測試、交流參數(shù)測試和功能測試。直流參數(shù)測試主要包括開路/短路（Open/Short）測試、輸出高/低電平（VOH/VOL）測試、輸入高/低電流（IIH/IIL）測試、輸入漏電流測試、輸出短路電路IOS測試、輸出高阻電流（IOZH/IOZL）測試和電源電流測試等；功能測試用于驗證芯片是否能完成設(shè)計所預(yù)期的工作或功能。Multi-Sites測試的實現(xiàn)方法有兩種：一種是軟件方式，另一種是硬件方式。

2.1 軟件方式

用軟件方式實現(xiàn)MCU芯片Multi-Sites測試具體方法大體如下：測試直流參數(shù)和交流參數(shù)采用串行測試，與單Site測試的效率相同；功能測試時，把多個芯片當作一個芯片來測試，測試結(jié)束后，根據(jù)Fail的數(shù)據(jù)（不良的TEST CHANEL等）來判斷哪些芯片不良。所以，用軟件方式實現(xiàn)MCU芯片Multi-Sites測試，有以下方面的不足：

（1）測試效率比單Site測試有所提高，但是其直流參數(shù)和交流參數(shù)的測試效率與單Site測試相同；

（2）有些功能測試不能實現(xiàn)Multi-Sites測試，比如，測試PATTERN中有MATCH PATTERN的就不能實現(xiàn)Multi-Sites測試；

（3）在功能測試時，若Fail的長度超過測試機的FAIL MEMORY深度時，也不能實現(xiàn)Multi-Sites測試；

（4）對工程測試員而言，編寫測試程序難度較大，出錯的概率非常高。

由于以上原因，許多用軟件方式實現(xiàn)Multi-Sites測試的測試機，在實際使用時往往只做單Site測試。真正能實現(xiàn)Multi-Sites測試的測試機是在硬件上下功夫。

2.2 硬件方式

能實現(xiàn)Multi-Sites測試的測試機都采取模塊化設(shè)計，每個Site必須具備獨立的SEQ和控制進程，能做到同時開始，但不一定同時結(jié)束。以臺灣德律科技公司所生產(chǎn)的TR-6836集成電路測試機[1]為例，它采用模塊化設(shè)計，以FPGA組件為設(shè)計主軸，將SEQ與Timing Generator、Format分別設(shè)計在不同F(xiàn)PGA中，以一個SEQ控制8個PIN Waveform Format FPGA，最高測試頻率達到33 MHz，Per-pin lever set，16組Timing Set，Per-pin Timing Generator，4組Driver/Compare marker，Pattern Memory 4～8 MB。以分布式控制系統(tǒng)理念，開發(fā)可獨立的Pin Electric Board(PEB)，每8 Pin可供應(yīng)一個Site使用，系統(tǒng)可同時并行測試8 Sites。

3 測試中幾個值得關(guān)注的問題

3.1 直流參數(shù)測試

MCU芯片直流參數(shù)包括開路/短路（Open/Short）測試、輸出高/低電平（VOH/VOL）測試、輸入高/低電流（IIH/IIL）測試、輸入漏電流測試、輸出短路電路IOS測試、輸出高阻電流（IOZH/IOZL）測試和電源電流測試等。在進行直流測試之前，應(yīng)該保證進行預(yù)處理的向量正確無誤，還要選擇合適的精確測量單元（PMU）或電源提供單元（DPS）。

3.2 功能測試

功能測試用于驗證MCU是否完成設(shè)計所預(yù)期的工作和功能?；緶y試過程是應(yīng)用有序或隨機的數(shù)據(jù)組合測試圖形，以MCU規(guī)定的速率作用于DUT，并比較MCU的輸出與預(yù)期數(shù)據(jù)圖形，觀察兩者是否相同，以此判定MCU功能是否正常。當執(zhí)行功能測試時，需要考慮到DUT性能，還要檢查環(huán)境溫度、DUT電源電壓最大值/最小值、輸出電平、輸出負載電流、輸出參考電流、測試頻率/周期、時鐘/建立時間/保持時間/控制信號、輸出波形格式、輸出時序時間、向量序列等。

有些向量對外部條件的影響非常敏感，有時在某種特定條件下測試結(jié)果發(fā)生變化。比如，對某個功能反復(fù)測試一百次，其中有一次沒過，當這種情況發(fā)生時，測試工程師需要對原因進行分析。這時就要根據(jù)芯片的相關(guān)資料進行分析與試驗：比如嘗試在上電時預(yù)置某些管腳的狀態(tài)，然后再進行測試；嘗試停在向量不同的位置去測量，即改變測試時的芯片狀態(tài)；把時鐘頻率下降一半進行測試；在測量之前斷開所有與被測管腳連接的相關(guān)資源，只連接“PMU”進行測試等；可以考慮修改采樣點等。

3.3 測試方法的實現(xiàn)

3.3.1 信號干擾

測試頻率過高會帶來一系列的問題，例如信號的串擾、衍射、畸變等[2]。不論什么樣的測試板都會產(chǎn)生一定的噪聲，我們所能做的只能盡量合理地布局布線以少產(chǎn)生噪聲。

在混合信號測試中，設(shè)計PCB時要將模擬電路和數(shù)字電路分開布局，以減小數(shù)字芯片的噪聲對模擬電路的影響；應(yīng)盡量增大電源線和地線的寬度，或采用電源平面與地平面；在芯片電源和地之間接入濾波、去耦電容，注意電容的引線不能過長；對關(guān)鍵信號要采用屏蔽線，以避免其他信號的干擾；為減小信號線上的分布電阻、電容和電感，應(yīng)盡量縮短導(dǎo)線長度和增大導(dǎo)線之間的距離；模擬電路的接地層，也要和數(shù)字電路的接地層分開，最后通過電感連接起來。這樣測試出來的效果才會比較好。

3.3.2 探針接觸電阻

由于在實際生產(chǎn)測試中，探針會不斷地被氧化、污染和老化，或針的材料與形狀、壓點的材料、觸點的壓力，以及探針的磨損和污染狀況等都會導(dǎo)致探針的接觸電阻在很大程度上變化。這對于驅(qū)動電路參數(shù)測試會造成測試誤差，因為該測試項要求所有輸出端口的探針接觸電阻有較高的一致性。為了測量探針和Wafer直接的很小的接觸電阻，以減小接觸電阻或者消除接觸電阻的影響，將所期望的信號準確施加到被測芯片的各個壓點上，可采用開爾文連接方式[3]（或稱四線測試方式）來進行測試，如圖1所示。

圖1 開爾文四線測試方法

開爾文連接有兩個要求：（1）對于每個測試點都有一條激勵線F和一條檢測線S，二者嚴格分開，各自構(gòu)成獨立回路；（2）要求S線必須接到一個有極高輸入阻抗的測試回路上，使流過檢測線S的電流極小，近似為零。圖1中R表示引線電阻、探針與測試點的接觸電阻之和。由于流過測試回路的電流為零，在R3、R4上的壓降也為零，而激勵電流I在R1、R2上的壓降不影響I在被測電阻上的壓降，所以電壓表可以準確測出Rt兩端的電壓值，從而準確測量出Rt的阻值。測試結(jié)果和R無關(guān)，有效地減小了測量誤差。按照作用和電位的高低，這四條線分別被稱為高電位施加線（HF）、低電位施加線（LF）、高電位檢測線（HS）和低電位檢測線（LS）。

具體實施時，只要在原來的基礎(chǔ)上多加一根探針與接收線相連接作為測量用，讓電流從另外一根與施加線相連接的探針上流過，用施加端施加電壓與接收端測試出來的電壓值之差除以通過與施加線相連接的探針的電流值，就近似得到了該探針的接觸阻抗大小，并且利用該方法可以在壓點上獲得準確的期望施加電壓，保證測試的準確性。

3.4 Multi-Sites測試一致性

在Multi-Sites測試中，驗證所測MCU的一致性，可用不同的Site對同一顆芯片進行測試，要求測試結(jié)果的差異控制在l%以內(nèi)。另外，在調(diào)試中如果其中某一個Site測試有問題，可以考慮換一個Site來測試這顆芯片，對比測試結(jié)果進行判斷，或者通過幾個Site互換外圍芯片或外圍DUT來判斷是否是外圍芯片發(fā)生老化、接口出現(xiàn)脫落或虛焊，或者MCU芯片功能是否達到設(shè)計要求還是由于噪聲干擾引起等。

4 結(jié)束語

現(xiàn)在芯片測試受到利潤影響，對測試效率和測試成本提出了更高的要求，合理采用測試設(shè)備和儀器，參考電路設(shè)計中提供的可測性設(shè)計，設(shè)計科學(xué)的測試方法，Multi-Sites并行測試是節(jié)約成本、提高效率的新途徑。通過大量測試驗證，解決測試中存在的各種問題，逐步探索形成了一套適用于生產(chǎn)環(huán)境的可靠而有效的Multi-Sites并行測試技術(shù)，并在多個實際的MCU測試項目中應(yīng)用，可推廣應(yīng)用到MCU產(chǎn)品的芯片測試。

[1] TRI. TR6836 User Guide[M]. IC Tester FAE, Test Research Inc.

[2] 張凱虹，陸鋒，等. DDS自動測試技術(shù)研究[J]. 半導(dǎo)體學(xué)，2009(3)：262-265.

[3] 趙英偉，龐克儉. Kelvin四線連接電阻測試技術(shù)及應(yīng)用[J]. 半導(dǎo)體技術(shù)，2005，30(10).