楊軼博，丁榮崢，高娜燕，李欣燕

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 概述

隨著集成電路封裝體朝小型化、薄型化和輕量化方向發(fā)展，電路集成功能不斷增多，芯片頻率和速度的提高使電路封裝內(nèi)部走線、過孔和內(nèi)外引腳尺寸減小，封裝密度增大。對于介電常數(shù)較高的陶瓷封裝，由多種因素引起的信號噪聲將對電路的信號和電源完整性產(chǎn)生無法忽視的影響[1,5]。

從本質(zhì)上看，信號噪聲源于傳輸線電氣特性參數(shù)與數(shù)字信號電壓電流波的相互作用。陶瓷封裝互連中的信號噪聲包括反射（會引起上沖、下沖和振鈴效應(yīng)）、串擾和同步開關(guān)噪聲（包括電源彈跳和地彈跳，即SSN）。反射產(chǎn)生于電互連阻抗不匹配處，串擾產(chǎn)生于信號互連線間電磁場的相互干擾，同步開關(guān)噪聲是由于電源和地網(wǎng)絡(luò)阻抗以及覆電源/地層布局不合理[1,5]。

傳輸線設(shè)計是基于噪聲控制的封裝電設(shè)計的核心內(nèi)容。廣義上講，傳輸線是引導電磁波沿一定方向傳輸?shù)膶w、介質(zhì)或由它們組成的導行系統(tǒng)[1,2]。具體來說，在封裝外殼/基板內(nèi)部，傳輸線包括了走線、過孔、電源/地層和介質(zhì)四部分。封裝電設(shè)計主要通過選擇傳輸線的材料（包括導體材料和介質(zhì)材料）、控制傳輸線的尺寸和布局，來控制信號在通道中的反射、信號通道之間的串擾以及同步開關(guān)噪聲等問題。

本文通過對封裝互連噪聲問題中反射、串擾和同步開關(guān)噪聲的分析，利用Cadence16.3 Sip軟件，設(shè)計了一款高頻高密度陶瓷基板FC-CLGA1572。

2 信號反射

2.1 反射現(xiàn)象與原理

反射是傳輸線的基本效應(yīng)，在信號沿傳輸線傳播過程中，遇到阻抗不連續(xù)點就會產(chǎn)生反射現(xiàn)象。在時域圖中，反射表現(xiàn)為實際電平圍繞邏輯高/低電平上下波動，根據(jù)信號波形分為過沖、下沖和振鈴[1]。在封裝基板內(nèi)部，存在走線轉(zhuǎn)角、走線與過孔連接處以及細線與粗線連接處頸部（neck）；封裝基板與具有固定特征阻抗的芯片和PCB板連接。若以上連接處兩側(cè)的導體特征阻抗不同，信號就會產(chǎn)生反射，并在導體中傳播。反射使導體中產(chǎn)生噪聲，嚴重的噪聲與信號疊加，可能導致正常工作的電路出現(xiàn)邏輯錯誤。

2.2 信號反射分析

影響反射的根本原因在于特征阻抗是否匹配。對于傳輸線，特征阻抗由走線寬度、厚度、介質(zhì)層厚和介電常數(shù)εr決定。其中，微帶線的特征阻抗[1]為：

帶狀線的特征阻抗為[1]：

h、w、t如圖1和圖2所示[1]。

圖1 帶狀線模型

圖2 微帶線模型

在控制反射噪聲的設(shè)計中，需重點考慮“走線臨界長度”。假設(shè)只發(fā)生一次反射，當源段與反射點間走線長度較短時，在源端信號還未上升至高電平時，反射信號就已經(jīng)回到源端，被“淹沒”在上升沿中。上升沿的波形失真對信號波形的影響不大。若源段與反射點間走線長度超過一定長度，發(fā)射端信號已升至高電平，反射信號才回到源端，此時的反射信號疊加在高電平位置，從而造成干擾。

因此，源端與反射點間的距離對反射噪聲有重要影響，這一距離稱為臨界長度。臨界長度不是固定值，它與電磁波在介質(zhì)中的傳播速度以及信號的上升沿相關(guān)。對于介電系數(shù)較大的介質(zhì)，信號傳播速度較慢，要求臨界長度相應(yīng)減小，對于上升沿短的信號（高頻高速信號），也需減小走線的臨界長度。

圖3 Cadence Sip16.3中參數(shù)化計算特征阻抗（部分）

2.3 FC-CLGA1572基板防反射設(shè)計

FC-CLGA1572是一款針對高頻高速芯片設(shè)計的陶瓷基板，芯片信號最高工作頻率5 GHz，上升沿為215 ps。封裝布線設(shè)計主要從匹配芯片與封裝特征阻抗、控制布線長度和布線連接三個方面控制反射。

（1）匹配芯片與封裝特征阻抗

Cadence Sip 16.3根據(jù)介質(zhì)材料介電常數(shù)εr、介質(zhì)單層厚度h、導體厚度t和走線寬度w，可自動計算出封裝走線的特征阻抗。參數(shù)設(shè)置的目標是使封裝特征阻抗與芯片特征阻抗相匹配，同時在此封裝特征阻抗值確定的基礎(chǔ)上，再根據(jù)陶瓷外殼導體印刷工藝調(diào)整h、w、t這三個參數(shù)，既滿足阻抗匹配保證傳輸線中信號低反射率，亦兼顧陶瓷外殼制造工藝。

（2）控制布線長度

布線長度對反射的影響主要體現(xiàn)在“走線臨界長度”上，在FC-CCGA1572封裝設(shè)計中，控制布線長度即是保證走線盡量沿著芯片引出端（芯片凸點）到外殼/基板外引出端（焊球/焊柱焊盤）之間的最短距離，既減小該布線的長度，也為其他臨近走線提供了走最短距離的空間。

（3）布線連接控制

走線通常由幾條線段銜接而成。電流在銜接段密度增大，增大程度由銜接兩線段的角度決定：越接近180°，阻抗和電流密度越小，越接近90°，阻抗和電流密度越大。通常采用135°或圓弧過渡連接，在實測中，兩種連接方式對反射影響不大。如圖4所示，兩線段采用135°銜接，蛇形走線（等延時時序設(shè)計）采用圓弧過渡。

圖4 典型走線過渡設(shè)計

3 信號串擾

3.1 串擾現(xiàn)象和原理

串擾是指信號在傳輸線上傳播時，因電磁耦合對相鄰傳輸線產(chǎn)生不期望的電壓噪聲[1]。串擾至少由一對信號線組成：由于自身邏輯電平發(fā)生變化，對其他信號產(chǎn)生影響的稱為干擾線；受到干擾，邏輯電平發(fā)生異常的信號線稱為被干擾線。串擾只發(fā)生在干擾信號電平跳變的階段。

串擾來源于信號路徑與返回路徑間存在的電磁場，它不僅限于信號和返回路徑之間，一部分在周圍空間延伸，稱為邊緣場。當一條傳輸線處于另一條傳輸線邊緣場的范圍時，這條線上就會出現(xiàn)串擾噪聲，這正是串擾現(xiàn)象產(chǎn)生的根本原因。

3.2 封裝串擾分析

在封裝布線設(shè)計中，影響串擾的因素主要有三點：兩線間距與兩線平行長度、干擾源信號頻率及上升時間、信號線與臨近地平面間電介質(zhì)厚度。

3.2.1 線間距和平行長度

線間距P和平行長度L與串擾噪聲分別成反比和正比。P增大，串擾噪聲減弱；L增大，串擾噪聲增強。

3.2.2 干擾信號頻率和上升時間

干擾信號頻率f和信號上升時間與串擾噪聲分別成正比和反比關(guān)系。隨著f增大，串擾噪聲增強；上升時間增加，串擾噪聲減弱。

信號的上升時間也是影響串擾的重要因素。有仿真試驗表明[1]，對于同一布線結(jié)構(gòu)，通過相同頻率信號的相鄰傳輸線，采用早期工藝上升時間為6 ns的驅(qū)動源在相鄰信號線上產(chǎn)生的遠端串擾峰值不足0.5 V，采用上升時間為0.5 ns的驅(qū)動源則在相鄰信號線上產(chǎn)生了近3 V的遠端串擾峰值。

3.2.3 傳輸線種類及信號/地間電介質(zhì)厚度

在相鄰導體平行長度、間距、信號頻率、上升時間均相同的條件下，傳輸線的種類（微帶線或帶狀線）及介質(zhì)厚度均對遠端峰值串擾值產(chǎn)生影響。在相同情況下，微帶線比帶狀線在臨近走線將產(chǎn)生更大的串擾噪聲電壓。

干擾源的信號線與地平面間介質(zhì)層厚度對被干擾信號也有明顯影響。相同種類的傳輸線，介質(zhì)層厚度增大，在臨近傳輸線上產(chǎn)生的串擾電壓噪聲越大。

基于以上分析，在封裝電設(shè)計中可采用以下方法抑制串擾噪聲[4～6]：

（1）增加導體線間距，減小高頻信號線與相鄰信號線的平行長度；

（2）對于微帶傳輸線和帶狀傳輸線，將走線與地平面距離保持在0.25 mm內(nèi)，可以顯著減小串擾；

（3）如布線空間允許，在串擾嚴重的兩線間插入接地走線，可以有效隔離干擾源的電磁波，從而減小串擾噪聲；

（4）重要的高速信號可設(shè)計成差分對，利用信號差分特性有效降低串擾影響；

（5）相鄰層的信號走線盡量按照正交布線，以減小耦合面積，降低串擾噪聲。

3.3 FC-CLGA1572基板防串擾設(shè)計

FC-CLGA1572用于封裝的芯片，其包含40個5 GHz和數(shù)百個1.6 GHz的信號通道，這些信號均相鄰排列，節(jié)距僅為200 μm左右。頻率高、節(jié)距窄且集中分布，使得封裝設(shè)計過程需對這些信號進行嚴格的防串擾控制。

根據(jù)高頻信號封裝設(shè)計中的“3W”[2,3,7]準則，對5 GHz信號線間及與其他信號線加嚴設(shè)計要求，將線間距控制在4 W，即4倍線寬。對1.6 GHz頻率的信號，按照“3 W”準則控制線間距。對于相鄰層兩條高速信號走線，為減小電磁耦合面積，降低串擾噪聲，以正交方式走線。并選用氧化鋁介質(zhì)材料，單層瓷厚100 μm，介質(zhì)厚度降低有利于控制遠端峰值串擾電壓的影響。

圖5 針對5 GHz和1.6 GHz信號走線的間距設(shè)置

4 同步開關(guān)噪聲[8]

4.1 同步開關(guān)噪聲現(xiàn)象和原理

多個器件或多個門電路同時處于開關(guān)狀態(tài)時，會產(chǎn)生瞬間變化的大電流，即較大的di/dt。電流經(jīng)過回流路徑時，由于電感的存在，形成交流壓降，從而引起電壓噪聲。這種噪聲稱為同步開關(guān)噪聲（SSN）。在傳統(tǒng)理論中，SSN研究的對象是整個電路系統(tǒng)，包括芯片、封裝和PCB板，同步開關(guān)噪聲描述的現(xiàn)象在封裝層面被稱為電源彈跳和地彈跳。隨著封裝復雜程度的提高，在有機材料介質(zhì)的HDI基板和陶瓷材料介質(zhì)的高密度多層基板中，集成了原有PCB的功能，包括引入了電源層和地層（代替了傳統(tǒng)的電源/地線和引腳）。因此，高密度封裝陶瓷基板可利用SSN理論中系統(tǒng)的觀點來進行分析。

4.2 同步開關(guān)噪聲分析

影響封裝同步開關(guān)噪聲的因素包括兩個：多個門電路瞬間同時產(chǎn)生的電流總量和封裝中回流路徑的電感。門電路開關(guān)電流是芯片本身的功能，且隨著芯片向高頻高速方向的不斷發(fā)展，門電路翻轉(zhuǎn)速度不斷提高（di/dt不斷增大），SSN對信號/電源完整性的影響程度不斷增大。因此，在封裝電設(shè)計中只有不斷降低回流路徑的電感才能保證電路功能滿足使用要求。

降低同步開關(guān)噪聲的關(guān)鍵就是降低封裝回流路徑即電源網(wǎng)絡(luò)和地網(wǎng)絡(luò)的總電感值。

通常，降低封裝回流電感常用的設(shè)計包括以下兩種：

（1）增加封裝中電源和地路徑的互感，電源和地引腳應(yīng)成對分布并盡可能靠近布置，以增大電源和地平面的互感；

（2）對電源供電電感進行旁路，如加入旁路電容可為高頻交流信號提供低阻通路。

圖6展示了典型SSN噪聲的電路模型和加入旁路電容進行去耦降噪的電路模型。

4.3 FC-CLGA1572基板降低同步開關(guān)噪聲設(shè)計

FC-CLGA1572采用倒裝芯片形式，具有低寄生電感的優(yōu)勢（相比于引線鍵合方式）。但為保證封裝電設(shè)計最優(yōu)，采用了兩種方法降低封裝基板中電源/地網(wǎng)絡(luò)寄生電感：

（1）增大電源/地層互感，形成“天然”旁路電容

封裝整體布局采用電源層－地層－電源層－地層間隔分布的方式，拉近了地層和電源層的距離。如圖7所示。

（2）降低地平面電感

降低地平面電感的方法主要是保證相鄰信號線走線在地平面有完整投影。對于高頻信號，其阻抗的主要部分是感抗。橫跨同層中多個地金屬區(qū)會顯著增加地平面回流感抗。這將加劇SSN噪聲對信號完整性的影響。

為降低FC-CLGA1572封裝地平面電感，設(shè)計采用圖8所示布局。地層MP3由三個獨立的金屬區(qū)域VSS、USBPHY_VSSA和VSS_DDR組成，信號層為MP2層。MP2層所有走線在MP3層的投影絕大部分都位于三個金屬區(qū)域中單獨的某一個，而不是橫跨兩個或三個金屬區(qū)。

圖7 FC-CLGA1572電源層與地層間隔排布圖

5 總結(jié)

本文主要介紹了陶瓷封裝電設(shè)計中常見的反射、串擾和同步開關(guān)噪聲三種信號/電源完整性問題。通過原理和影響因素分析，結(jié)合FC-CLGA1572陶瓷封裝基板設(shè)計，提出了解決方法，保證了信號反射、串擾和同步開關(guān)噪聲符合電路要求，可供大家進行高密度陶瓷封裝設(shè)計參考。今后工作還需通過電性能仿真，對暴露的信號/電源完整性問題進行針對性設(shè)計改進，進一步提高電路電性能。

圖8 FC-CLGA1572降低地平面阻抗設(shè)計

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