李 揚 ，吳金榮 ，劉 磊 ，林 春 ，李曉潮 ，2，郭東輝 ，2

（1.廈門大學 電子工程系，福建 廈門361005；2.福建省集成電路設計工程技術研究中心，福建 廈門361005）

流水線型A/D轉換器因其在功耗、精度上的優(yōu)勢而廣泛應用于視頻處理、數(shù)字通信、數(shù)據(jù)采集、超聲和醫(yī)學成像等應用領域。比較器作為A/D轉換器中的關鍵模塊，已經(jīng)成為決定A/D轉換器各項關鍵指標的重要因素之一。預放大鎖存比較器因為其精度、速度上的折中，以及較低的失調電壓與回饋噪聲，成為高精度子ADC中必不可少的一部分。

目前多數(shù)40 MHz～50 MHz CMOS預放大鎖存比較器都是采用0.18 μm或0.35 μm的工藝進行設計。采用0.18 μm工藝設計的預放大鎖存比較器，其時延比較短，輸入失調電壓約在10 mV～30 mV之間，靈敏度在0.2 mV～0.3 mV，分辨率為 6 bit～8 bit[1]。 采用 0.35 μm/3.3 V 或2.5 V硅CMOS工藝設計的比較器，時延一般在230 ps～390 ps之間，失調電壓6.8 mV，回饋噪聲的毛刺峰值為6.35 mV[2-3]。為了平衡這些參數(shù)值之間的優(yōu)劣，許多研究在預放大器輸入、增益和輸出等電路結構以及回饋噪聲的隔離上進行了設計[2]。如采用交叉耦合負載、多級預放大的方式來提升預放大器的增益[3]，則可減少失調，從而獲得較好的精度。應用電容中和、電路隔離等方式來降低回饋噪聲[3]。本文對所設計的預放大鎖存比較器延遲時間進行了詳細的理論建模和分析，在此基礎上著重對鎖存器的延遲時間、失調電壓和回饋噪聲進行了優(yōu)化設計。

1 電路時序及原理

根據(jù)所應用的流水線工作原理可知，奇數(shù)級中的比較器必須在偶數(shù)級進入保持階段前輸出比較結果，以便控制偶數(shù)級產(chǎn)生保持所需要的電壓余量，整個電路在兩相不交疊時鐘控制下工作。本文設計的流水線采樣頻率為 50 MHz，時鐘周期為 20 ns，其中 φ1、φ2為開關電容電路的非交疊時鐘，為了減少電荷注入效應(饋通效應)，同時需要 φ1a、φ2a作為提前關斷時鐘。當 φ1為高電平時，偶數(shù)級MDAC進入保持階段，因此比較器必須在φ2a下降沿與φ1上升沿的時間內(nèi)完成比較并輸出比較結果。本文中的非重疊時鐘，其中 φ1、φ2的非重疊時間及 φ2a的下降沿提前時間均為0.3 ns，故比較器最大延遲時間為0.6 ns。

圖1為所設計預放大鎖存比較器的開關電容輸入電路，當 φ1為高電平時，開關管 S2、S3導通，固定判決電平 Vrefp、Vrefn輸入開關電容電路，進行電荷存儲，其中Vcm為共模電平。當 φ2為高電平時，開關管 S1、S4導通，Vinp、Vinn輸入開關電容電路，產(chǎn)生預放大鎖存比較器所需差值輸入電壓。根據(jù)電荷守恒定律可得，預放大鎖存比較器的輸入電壓為：

圖2為本文分析的預放大鎖存比較器，由預放大器、鎖存器及輸出緩沖器電路構成。圖中M1～M7構成了預放大器，其中，NMOS管M1a、M2a構成中和電容用來減小回饋噪聲[4]；PMOS管 M6和 M7采用交叉耦合的形式，可以有效提高放大器的增益；M8～M15構成了鎖存再生級，其中，M8、M9將預放大器的差分輸出電壓轉換為電流，并輸入到鎖存器環(huán)路中，產(chǎn)生鎖存器的初始電壓差；M10、M11分別用來關斷和復位鎖存器；M12～M15是由兩個交叉耦合的反相器構成的鎖存環(huán)；M16、M17和 M18、M19分別構成兩個反相器，用作比較器的輸出緩沖器，提高比較器的帶負載能力。

預放大鎖存比較器的操作分兩種模式：復位模式和鎖存模式，采用來確定其操作模式。當為低電平時，比較器進入復位模式。此時，斷開反相器組成的正反饋環(huán)路，預放大器對輸入電壓進行預放大，輸出電壓作用于 M8、M9。 鎖存器中開關管 M10關斷，復位管 M11導通，鎖存環(huán)輸出端被拉至同一電平；當為高電平時，比較器進入鎖存模式。此時，開啟反相器組成的正反饋回路，鎖存器中開關管M10導通、復位管 M11關斷，鎖存器首先進入亞穩(wěn)態(tài)[5]，隨后正反饋回路將M8、M9的電流差在鎖存環(huán)輸入端形成的初始電壓差迅速放大到數(shù)字電平。

2 電路延遲時間分析與優(yōu)化

式中，τL為鎖存環(huán)時間常數(shù)，ΔVi為鎖存環(huán)輸入初始電壓差。由式（2）可知減小鎖存器延遲時間有兩種方法：（1）減小鎖存器的時間常數(shù)；（2）增大預放大器增益，增大初始電壓差。 從式（2）可知，減少 τL比提高 ΔVi對縮短整個延遲時間效果更明顯。

預放大鎖存比較器的延遲時間包括初始電壓差建立時間ta，鎖存器延遲時間tp及輸出緩沖器延遲時間 tbuffer。鎖存環(huán)延遲時間在很大程度上決定了比較器的延遲時間。鎖存環(huán)延遲時間為[6]：

2.1 鎖存器設計

鎖存器是由鏡像管M8、M9及兩個交叉耦合的反相器M12/M13、M14/M15構成，其交流小信號模型如圖3所示。

圖 3 中，Gm1、Gm2分別為反相器等效跨導，G1、G2分別為反相器等效電導，gm8、gm9分別為 M8、M9的跨導，C1、C2分別為Q1、Q2兩點的寄生電容。由節(jié)點方程可得：

由于源區(qū)和漏區(qū)的擴散電容與柵電容的大小相當[8]，且在TSMC工藝庫下通過手算發(fā)現(xiàn)兩者近似相等，為了便于計算，簡化為：

進入鎖存模式后，由于節(jié)點電壓之間的差值很小，因此鎖存器首先達到亞穩(wěn)態(tài)，設此時鎖存器兩輸出節(jié)點O1、O2的電壓為 Vm，則：

考慮到功耗的因素，在設計時讓M8、M9的靜態(tài)電流遠小于亞穩(wěn)態(tài)時鎖存環(huán)中的反相器工作電流，令：ID，M8/M9≈

由式(10)可以看到通過調整反相器 PMOS、NMOS管寬度比值可以獲得最小的鎖存器延遲。

由式(11)可知，當 k=1，即 W12=W13時，鎖存器的時間常數(shù) τ具有最小值。 當k=1時，?τL=0；當 k＞1 時，τ?k(k)＞0；當 k＜1 時，τ(k)＜0。 因此由式（10）可知，當 k=2時，鎖存器時間常數(shù)約增加6%；當k=3時，鎖存器時間常數(shù)約增加15%。

2.2 預放大器優(yōu)化

當比較器用于N位Flash子ADC時，比較器必須具有N+1位的精度。比較器的精度主要由比較器的回饋噪聲與失調電壓決定，在此假設預放大器的失調電壓和鎖存器的失調電壓相互獨立，則整個比較器的輸入?yún)⒖际д{電壓為：

為此，在預放大器設計中采用交叉耦合PMOS管作負載來提高預放大器的增益。其交流小信號模型如圖4所示。

根據(jù)圖4的小信號模型可得：

由式(14)可以看出只要 gm4＞gm6的前提下，適當調整gm4、gm6的大小，即可有效提高預放大器的增益，從而增大鎖存器的初始電壓差。設計時

2.3 回饋噪聲優(yōu)化

回饋噪聲主要是鎖存器輸出端的快速變化和開關管的時鐘饋通通過輸入管的柵漏寄生電容傳遞到輸入端，對輸入信號造成的干擾。本文采用了電容中和技術來減小回饋噪聲，如圖2所示。假設M1漏極電壓變化ΔV，由差分對的互補性可知M2漏極電壓變化為-ΔV。假設M1a、M2a的電容為 CN，M1、M2柵漏寄生電容 Cgd上的電荷變化為 ΔVCgd，CN上的電荷變化為-ΔVCN。 則當 Cgd=CN時，Cgd上電荷變化所需要的充電電流可以完全由中和電容提供，無需前級電路提供，從而避免了回饋噪聲的產(chǎn)生。

3 仿真結果及分析

本文采用 TSMC 0.35 μm/3.3 V工藝設計了預放大鎖存比較器核心電路。在Cadence環(huán)境下采用spectre對其進行仿真，時鐘頻率為 50 MHz，電源電壓為 3.3 V，共模電壓為1.65 V。

圖5 不同值比較器鎖存延遲時間仿真結果

圖 5(a)、(b)是 M12～M15兩個交叉耦合反相器 PMOS、NMOS管寬度比值k不同時，預放大器鎖存比較器鎖存延遲時間仿真結果。其中，Vo1為點線，Vo2為虛線，φ2a為實線。從圖中可以看出，當k=1時，鎖存器的延遲時間tp=370.4 ps；當 k=3時，鎖存器的延遲時間 tp=452.8 ps，二者相比，前者明顯減小了18%左右。最終整體仿真結果表明比較器的總延遲時間約為388tpps。

圖 6（a）、（b）中實線與虛線分別給出了加入中和電容前、后預放大鎖存比較器回饋噪聲仿真結果，其中(a)為輸入最大差分電壓1.25 V時的仿真結果，(b)為輸入差分電壓 30 mV時的仿真結果。從圖中可以看出，加入中和電容前，(a)中回饋噪聲峰峰值約為23 mV（-14 mV～9 mV），(b)中回饋噪聲峰峰值約為 13.8 mV(-7.5 mV～6.3 mV)；加 入中和電容后，(a)中回饋噪聲峰峰值約為 8.5 mV（-4.3 mV～4.2 mV），(b)中回饋噪聲峰峰值約為0.14 mV(-0.06 mV～0.08 mV)，可見回饋噪聲得到了有效的抑制。

本文經(jīng)過100次Monte Carlo模擬仿真后，通過Matlab對比較器失調電壓分布進行了仿真。仿真結果表明，比較器失調電壓的均值為4.92 mV，標準差為4.01 mV，分布在-14 mV～15 mV之間；比較器的輸入范圍為-1 V～1 V，其分辨率達到了6位。本文所設計的預放大鎖存比較器滿足各項設計指標，適用于采樣速率為50 MS/s的高精度開關電容流水線ADC。

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