黎榮佳,賈云鵬,*,周新田,胡冬青,吳 郁,唐 蘊,許明康,馬林東,趙元富

(1.北京工業(yè)大學(xué),北京 100124;2.上海精密計量測試研究所,上海 201109)

碳化硅(SiC)作為第3代半導(dǎo)體材料,具備寬禁帶、高臨界擊穿電場、高飽和速度以及高熱導(dǎo)率等優(yōu)勢[1-2]。隨著制造工藝技術(shù)的發(fā)展,近年來SiC功率器件已經(jīng)實現(xiàn)商用,在部分高壓、高頻與高溫應(yīng)用場景替代硅基器件[3-4]。SiC較高的禁帶寬度使得SiC半導(dǎo)體在常溫下本征載流子幾乎為0,因此SiC材料非常適合制造高溫耐輻射器件,具備潛在的空間宇航應(yīng)用潛質(zhì)[5-6]。然而,迄今為止SiC器件尚未在太空中使用,因為SiC器件易受單粒子效應(yīng)(SEE)影響,單粒子漏電退化和單粒子燒毀(SEB)是器件在阻斷態(tài)下受高能粒子輻照的2種失效模式[7-8]。據(jù)報道,商用SiC器件僅僅在其額定阻斷電壓的10%偏置電壓下經(jīng)歷重離子輻照就可能會出現(xiàn)漏電流增大的變化,即單粒子漏電退化;在其額定阻斷電壓的50%偏置電壓下經(jīng)歷重離子輻照就會表現(xiàn)出災(zāi)難性的損傷,即SEB[9-10]。

目前,針對SiC器件SEE的研究主要集中在SiC二極管和SiC MOSFET器件[11]。Abbate等[12]報道了SiC MOSFET的氧化層被重離子輻照損傷,導(dǎo)致氧化層形成電阻通路。Martinella等[13]、Zhou等[14]研究認為漏電退化起始階段柵極氧化層首先中間區(qū)域損傷,隨著漏極偏壓增大柵極氧化層損傷擴散到溝道區(qū)域,導(dǎo)致漏極與源極短路,這被認為是SiC MOSFET單粒子漏電退化機制。

SiC器件SEB機制也一直存在爭議。Witulski等[15]研究發(fā)現(xiàn)器件SEB閾值會隨入射離子線性能量傳輸(LET)值的增加顯著降低,并且與離子入射位置密切相關(guān),認為是寄生晶體管(BJT)的導(dǎo)通形成正向反饋使電流增大導(dǎo)致器件燒毀。Ball等[16]、Mcpherson等[17]通過研究SiC二極管和MOSFET SEB的類似現(xiàn)象認為由于離子誘導(dǎo)的高局域態(tài)能量脈沖作用,外延與襯底界面處較大的電場顯著增加了碰撞電離,導(dǎo)致了SiC二極管和MOSFET的SEB。

目前國內(nèi)外對SiC JFET器件的SEE研究較少,Steffens等[18]對SiC JFET器件進行了重離子輻照實驗,發(fā)現(xiàn)SiC JFET器件也具有SEE,但并未對機理進行分析。由于沒有對輻射敏感的柵極氧化層結(jié)構(gòu),SiC JFET器件的抗輻射能力可能高于SiC MOSFET。本文對1 200 V SiC JFET器件在不同柵極偏置電壓與不同漏極偏置電壓條件下進行重離子輻照實驗,觀測SiC JFET器件的SEE失效模式,探究SiC JFET器件單粒子漏電退化和SEB的影響因素,結(jié)合Sentaurus TCAD仿真分析SiC JFET器件的SEE機理。

1 SiC JFET重離子輻照實驗

實驗樣品選用UnitedSiC制造的商用1 200 V/70 mΩ常開型SiC JFET器件,型號為UJ3N120070K3S,封裝為TO-247-3。實驗前進行開帽處理,并去除芯片表面的防護膠,將芯片表面直接暴露于重離子束流下,減少重離子入射芯片敏感區(qū)域的能量損失,使重離子完全穿透芯片外延層。開帽后,使用半導(dǎo)體分析儀Agilent B1500和B1505測量器件的擊穿電壓BVDS、柵極漏電流IG、漏極漏電流ID和閾值電壓VG(th)等參數(shù),剔除開帽之后電參數(shù)異常的器件,器件電參數(shù)與樣品實測值如表1所列。

表1 SiC JFET器件電參數(shù)與樣品實測值Table 1 Electrical parameter and measured value of SiC JFET sample

重離子輻照實驗在中國原子能科學(xué)研究院HI-13串列加速器上進行,離子束流窗口為3 cm×3 cm的方形窗口,所有實驗均在真空、室溫條件下進行,入射離子為74Ge20+,入射角度為90°垂直入射。根據(jù)解剖分析,此款器件的外延層厚度約為9 μm,再加上頂部金屬化層和鈍化層總厚度約10 μm,總的有源層厚度不超過20 μm,可以確定LET值為37.3 MeV/(mg/cm2)的74Ge20+離子能完全穿透外延層。重離子其余實驗參數(shù)如表2所列。

表2 重離子實驗參數(shù)Table 2 Heavy-ion experimental parameter

SiC JFET樣品需要施加一個負柵壓,以保持器件處于阻斷狀態(tài),使用吉時利2400源表給柵極與源極加偏置電壓,同時記錄柵極與源極的泄漏電流,使用吉時利2410源表給漏極與源極加偏置電壓,同時記錄漏極與源極的泄漏電流。實驗電路原理圖與實驗電路板照片如圖1所示。在不同柵極偏置電壓(VGS)與不同漏極偏置電壓(VDS)狀態(tài)下進行重離子輻照實驗,研究輻照損傷對VGS與VDS的依賴關(guān)系。將8個樣品分為兩組實驗,#1和#2進行不同VGS下的VDS爬坡實驗,#3～#8進行不同VGS下的固定VDS實驗。

a——實驗電路原理圖;b——實驗電路板圖1 實驗電路原理圖與實驗電路板Fig.1 Experimental circuit schematic and circuit board

1.1 不同柵極偏置電壓下漏極偏置電壓爬坡實驗

選取樣品#1、#2,分別對#1與#2施加-20 V(器件規(guī)格書推薦使用的VGS)與-14 V(器件阻斷時的最小VGS)VGS,之后施加80 VVDS,進行重離子輻照實驗,每當輻照注量達到3×105cm-2時,VDS增加1個電壓等級,當VDS小于200 V時,每次增加20 V;當VDS大于等于200 V時,每次增加50 V,持續(xù)實驗,直至器件發(fā)生燒毀。實驗結(jié)果如圖2所示。圖2顯示了SiC JFET器件在重離子輻照期間源表記錄的ID與IG隨時間的演變,可以看出在VDS較低(VDS≤300 V)時,器件的ID和IG均基本穩(wěn)定,沒有明顯增加。說明SiC JFET器件此時還未發(fā)生單粒子漏電退化。而當VDS增加到350 V時,可以觀察到ID和IG同時增加,且增加的速率大致相同,可以說明器件漏極與柵極之間形成了泄漏電流路徑,SiC JFET器件在350 VVDS下發(fā)生了單粒子漏電退化。VDS進一步增加到400 V時,器件的ID與IG直接達到源表設(shè)置的限制電流10 mA,SiC JFET器件發(fā)生了SEB。

VGS:a——-20 V;b——-14 V圖2 輻照期間ID與IG隨時間的演變Fig.2 Evolution of ID and IG with time during irradiation

1.2 不同柵極偏置電壓下固定漏極偏置電壓實驗

選取樣品#3～#8,對樣品#3、#5和#7施加-20 VVGS,對樣品#4、#6和#8施加-14 VVGS,之后分別對樣品#3和#4施加300 VVDS,對樣品#5和#6施加350 VVDS,對樣品#7和#8施加400 VVDS,進行重離子輻照實驗,輻照注量為1×106cm-2。實驗結(jié)果如圖3～5所示。

圖3 VDS為300 V時ID與IG隨重離子注量的演變Fig.3 Evolution of ID and IG with heavy-ion fluence at VDS 300 V

圖3分別顯示了#3和#4 SiC JFET器件在VGS為-20 V和-14 V、VDS為300 V時重離子輻照期間源表記錄的ID與IG隨重離子注量的演變。從圖3可看出,在300 VVDS下,樣品#3的IG大于樣品#4,但2個器件在重離子輻照過程中的ID與IG均基本穩(wěn)定,沒有明顯增加,說明器件漏極與柵極之間沒有形成泄漏電流路徑,SiC JFET器件未發(fā)生單粒子漏電退化。

圖4分別顯示了#5和#6 SiC JFET器件在VGS為-20 V和-14 V、VDS為350 V時重離子輻照期間源表記錄的ID與IG隨重離子注量的演變。從圖4可看出,在350 VVDS下,#5和#6兩個器件在重離子輻照過程中的ID與IG均隨重離子注量增加而同步上升,且ID與IG上升趨勢一致,說明器件漏極與柵極之間形成了泄漏電流路徑,SiC JFET器件發(fā)生了單粒子漏電退化。對比圖4中#5和#6器件的漏電退化現(xiàn)象,在重離子輻照注量達到1×106cm-2時,#5器件的漏電流達到了13.8 μA,而#6器件的漏電流為4.3 μA,且可以觀察到#5器件漏電流隨重離子注量上升的斜率明顯大于#6器件。

圖4 VDS為350 V時ID與IG隨重離子注量的演變Fig.4 Evolution of ID and IG with heavy-ion fluence at VDS 350 V

圖5分別顯示了#7和#8 SiC JFET器件在VGS為-20 V和-14 V、VDS為400 V時重離子輻照期間源表記錄的ID與IG隨重離子注量的演變。從圖5可看出,在400 VVDS下,#7和#8兩個器件在重離子入射后ID與IG瞬間達到源表設(shè)置的限制電流,漏極限制電流ID為10 mA,柵極限制電流IG為1 mA,SiC JFET器件發(fā)生了災(zāi)難性的SEB。

圖5 VDS為400 V時ID與IG隨重離子注量的演變Fig.5 Evolution ID and IG with heavy-ion fluence at VDS 400 V

重離子輻照實驗可以得出,SiC JFET器件SEE與SiC MOSFET類似,存在單粒子漏電退化和SEB 2種失效模式。SiC JFET器件單粒子漏電退化與VDS有關(guān),VDS較低時(≤300 V時),不會發(fā)生單粒子漏電退化;當VDS較高時(≥350 V),器件發(fā)生單粒子漏電退化現(xiàn)象。VGS幾乎不影響器件的單粒子漏電退化起始點,但VGS絕對值越大,單粒子漏電退化時的漏電流越大,漏電退化現(xiàn)象越嚴重。器件單粒子漏電退化與重離子注量有關(guān),發(fā)生單粒子漏電退化時,隨著重離子注量的增加,器件的漏電流呈線性上升趨勢,重離子注量對于單粒子漏電退化具有累積效應(yīng)。當VDS≥400 V時,器件瞬間發(fā)生災(zāi)難性的SEB。VGS與重離子注量幾乎不影響器件的SEB閾值電壓。

2 SiC JFET單粒子效應(yīng)機理

SiC JFET器件單粒子漏電退化現(xiàn)象與SiC MOSFET存在差異,SiC JFET器件的單粒子漏電退化起始點高于SiC MOSFET。在VDS較低時(約為180 V),SiC MOSFET的柵極氧化層損傷導(dǎo)致漏電退化現(xiàn)象,而SiC JFET器件由于沒有柵極氧化層,因此在較低電壓下不存在漏電退化現(xiàn)象。而當VDS增大到350 V時,器件柵極與漏極之間出現(xiàn)了漏電流路徑。SiC JFET器件在阻斷態(tài)工作時,需要在器件的柵極施加一個負的偏置電壓,使P+柵極區(qū)與N-漂移區(qū)PN結(jié)反偏,耗盡層向N-漂移區(qū)展寬,兩個柵極之間的漂移區(qū)被完全耗盡。文獻[19-20]指出SiC MOSFET 在VDS較高時出現(xiàn)的漏極到源極的漏電流路徑是體二極管PN結(jié)微損傷的結(jié)果,SiC JFET器件的柵極與漏極之間的PN結(jié)情況類似,如果P+柵極區(qū)與N-漂移區(qū)的PN結(jié)出現(xiàn)了微損傷,那么柵極與漏極之間就會形成漏電流路徑,但兩個柵極之間仍然處于相互耗盡的狀態(tài),所以漏極與源極之間沒有形成漏電流路徑。并且當柵極負偏壓增大時,P+柵極區(qū)與N-漂移區(qū)的PN結(jié)處的電場會更強,PN結(jié)微損傷可能更加惡劣,漏電退化現(xiàn)象更為嚴重。

SiC JFET器件SEB閾值電壓則與SiC MOSFET的基本一致,推測二者存在共同的燒毀機理,SiC MOSFET SEB的機制目前有2種觀點:1) SiC MOSFET SEB是由于寄生BJT導(dǎo)通,ID持續(xù)增大,最終器件燒毀;2) SiC MOSFET SEB與寄生BJT沒有關(guān)系,而是重離子輻照時的局部高溫造成的。

為了進一步研究SiC JFET器件SEB的機理,使用Sentaurus TCAD軟件對器件進行SEE仿真,分析重離子輻照時器件內(nèi)部電場、碰撞電離、電流以及晶格溫度等參數(shù)的變化。SiC JFET器件仿真結(jié)構(gòu)如圖6所示,器件仿真元胞參數(shù)如表3所列。

圖6 SiC JFET器件仿真結(jié)構(gòu)示意圖Fig.6 Simulation structure schematic of SiC JFET

實驗中單粒子LET值為37.3 MeV(mg/cm2),換算到仿真設(shè)置中單粒子LET值約為0.25 pC/μm,單粒子入射位置為元胞中心,單粒子入射深度為20 μm。分別設(shè)置VGS為-20、-14 V,使SiC JFET器件處于阻斷態(tài),分別設(shè)置VDS為100、200、300和400 V進行單粒子仿真。圖7為單粒子輻照之后器件內(nèi)部最高晶格溫度隨VDS的變化。仿真結(jié)果表明:隨著VDS的增大,SiC JFET器件內(nèi)部最高晶格溫度上升,當VDS達到400 V時,內(nèi)部最高晶格溫度超過3 000 K,超過SiC材料的升華溫度,器件發(fā)生SEB。當VDS一定時,VGS絕對值越大,器件內(nèi)部最高晶格溫度越高,但差異僅為數(shù)十K,對SiC JFET器件的SEB閾值電壓影響較小。

圖7 SiC JFET器件內(nèi)部最高晶格溫度隨VDS的變化Fig.7 Evolution of maximum internal lattice temperature with VDS in SiC JFET

為了探究SiC JFET器件SEB時BJT是否導(dǎo)通,提取VDS為400 V時單粒子入射之后內(nèi)部最高晶格溫度隨時間的變化曲線與ID隨時間的變化曲線,如圖8所示?？梢钥闯鯥D在7 ps左右達到第1個峰值,在1 ns左右達到最大值,隨后快速減小,在6 ns左右恢復(fù)至較低值,若是寄生BJT導(dǎo)通,ID將持續(xù)增加或維持在較高值。而最高晶格溫度較電流延時上升,在1 ns左右達到第1個平臺,大約為2 700 K,持續(xù)一段時間之后,在80 ns開始繼續(xù)上升,隨即在100 ns超過3 000 K,導(dǎo)致器件燒毀,可以看出器件燒毀時,ID已經(jīng)恢復(fù)至較低值,說明器件燒毀是由單粒子輻照產(chǎn)生的高溫導(dǎo)致的。

圖8 VDS為400 V時最高晶格溫度與ID隨時間的變化Fig.8 Evolution of maximum lattice temperature and ID with time at VDS 400 V

為了確定器件內(nèi)部高溫產(chǎn)生的原因和燒毀的位置,提取VDS為400 V時器件內(nèi)部不同時刻的晶格溫度和電場強度分布,如圖9、10所示。單粒子輻照之后,單粒子輻照路徑發(fā)生碰撞電離,N+襯底和N-漂移區(qū)結(jié)處的電場強度開始升高,在100 ps時達到第1個高峰,N+襯底和N-漂移區(qū)結(jié)處產(chǎn)生一個明顯熱點,在VDS為400 V下,隨著電場的調(diào)制作用,N+襯底和N-漂移區(qū)結(jié)處的電場強度先降低后升高,在10 ns左右達到最大電場3.2 MV/m左右,且大電場持續(xù)時間足夠長,引起顯著的碰撞電離。碰撞電離產(chǎn)生的局部高密度電流導(dǎo)致溫度持續(xù)增加,到100 ns左右N+襯底和N-漂移區(qū)結(jié)處局部溫度超過3 000 K,超過SiC材料的升華溫度。在Sentaurus TCAD仿真中SiC材料不會發(fā)生升華,然而在實驗中,此時SiC材料升華,導(dǎo)致SiC JFET器件物理結(jié)構(gòu)被破壞,發(fā)生燒毀短路現(xiàn)象。

圖9 VDS為400 V時晶格溫度隨時間的變化Fig.9 Evolution of lattice temperature with time at VDS 400 V

圖10 VDS為400 V時電場強度隨時間的變化Fig.10 Evolution of electric field strength with time at VDS 400 V

除此之外,器件2個P+柵極區(qū)與N-漂移區(qū)的PN結(jié)處也出現(xiàn)明顯熱點,但最終溫度為2 500 K左右。提取VDS為350 V時器件內(nèi)部不同時刻的晶格溫度和電流密度分布,如圖11、12所示。在350 VVDS下,器件內(nèi)部最高晶格溫度在P+柵極區(qū)與N-漂移區(qū)的PN結(jié)處,最高溫度為2 500 K左右,而器件N+襯底和N-漂移區(qū)結(jié)處最高晶格溫度為1 700 K,此時器件未燒毀。

圖11 VDS為350 V時晶格溫度隨時間的變化Fig.11 Evolution of lattice temperature with time at VDS 350 V

圖12 VDS為350 V時電流密度隨時間的變化Fig.12 Evolution of current density with time at VDS 350 V

而P+柵極區(qū)與N-漂移區(qū)的PN結(jié)正是第2節(jié)分析的SiC JFET器件單粒子漏電退化的位置。結(jié)合仿真器件內(nèi)部電場強度與電流密度分析,發(fā)現(xiàn)單粒子入射之后分為2個階段,第1階段為單粒子輻照引起的碰撞電離效應(yīng),產(chǎn)生大量的電子-空穴對,在VDS與VGS的作用下,電子向漏極移動,空穴向柵極移動,從漏極到柵極的高密度電流使得柵極邊角處局部晶格溫度升高,在VDS為350 V時能達到2 500 K,但這個溫度下降較快,短暫的局部熱應(yīng)力可能使P+柵極區(qū)與N-漂移區(qū)的PN結(jié)存在潛在損傷,造成漏電退化。第2階段載流子的運動使得電場調(diào)制,N+襯底和N-漂移區(qū)結(jié)處的電場強度開始增加,最大電場強度能達到3.2 MV/m以上,在VDS為350 V時,電場持續(xù)時間較短,在數(shù)十ns電場恢復(fù);在VDS為400 V時,電場持續(xù)時間長,一直持續(xù)到200 ns,足夠引起顯著的碰撞電離,碰撞電離產(chǎn)生的局部高密度電流導(dǎo)致溫度持續(xù)增加,直至超過3 000 K導(dǎo)致SiC JFET器件燒毀。

3 結(jié)論

本文對SiC JFET器件SEE進行研究。針對SiC JFET在重離子輻照條件下出現(xiàn)的單粒子漏電退化和SEB現(xiàn)象進行了失效機理分析,主要結(jié)論如下。

1) 重離子輻照實驗結(jié)果表明,當漏極偏置電壓在300 V及以下時,重離子輻照不會造成損傷;當漏極偏置電壓增加到350 V時,輻照過程中重離子輻照造成了漏極到柵極的漏電流路徑,出現(xiàn)了漏電退化現(xiàn)象。漏電退化與離子注量呈正相關(guān),同時柵極負偏壓的大小對單粒子漏電退化的程度也存在一定影響。結(jié)合Sentaurus TCAD仿真研究,發(fā)現(xiàn)局部熱應(yīng)力使P+柵極區(qū)與N-漂移區(qū)的PN結(jié)存在潛在損傷,可能是造成漏電退化的原因。JFET由于沒有MOSFET中脆弱的柵極氧化層結(jié)構(gòu),SiC JFET器件的漏電退化起始點遠高于MOSFET器件,意味著SiC JFET器件的安全工作區(qū)更高,有著更好的空間應(yīng)用前景。

2) 當漏極偏置電壓達到400 V時,輻照過程中重離子輻照使器件瞬間燒毀失效,發(fā)生了SEB。Sentaurus TCAD仿真結(jié)果表明,由重離子輻照產(chǎn)生的載流子在N+襯底和N-漂移區(qū)結(jié)處產(chǎn)生局部強電場。強電場存在的時間足夠長,碰撞電離產(chǎn)生大量的電子-空穴對,形成局部高密度電流,使N+襯底和N-漂移區(qū)結(jié)處局部晶格溫度迅速上升,超過SiC材料的升華溫度,導(dǎo)致器件燒毀。在N+襯底和N-漂移區(qū)結(jié)處增加緩沖層可能提高器件的SEB閾值電壓。