劉喬壽，雷 芳

（重慶郵電大學(xué)，重慶 400065）

1 EIP-CDIO培養(yǎng)模式概述

CDIO工程教育模式是近年來國際工程教育廣泛采用的教育方法，代表構(gòu)思（Conceive）、設(shè)計（Design）、實現(xiàn)（Implement）和運作（Operate）。它以產(chǎn)品研發(fā)到產(chǎn)品運行的生命周期為載體，使學(xué)生能夠主動在基于項目的實踐中學(xué)習(xí)工程技術(shù)[1]。CDIO教育模式作為工程教育領(lǐng)域的一項重要改革，其目的是解決工程教育的兩個根本問題，即培養(yǎng)什么樣的人？如何培養(yǎng)？對于第一個問題它用CDIO 教學(xué)大綱給出了工程師應(yīng)掌握的知識，應(yīng)具備的能力和素質(zhì)。對于第二個問題則給出了CDIO的12條標(biāo)準(zhǔn)指導(dǎo)工程教育改革的實施方法[2]。

EIP-CDIO培養(yǎng)模式則是在CDIO基礎(chǔ)上，針對我國工程教育缺乏對歷史、社會和環(huán)境的認知與責(zé)任教育，部分學(xué)生職業(yè)道德缺失、個人利益至上、團隊意識匱乏[1],由汕頭大學(xué)顧佩華教授研究組提出的培養(yǎng)模式。該創(chuàng)新教育模式強調(diào)做人與做事相結(jié)合，做人通過做事來體現(xiàn)，做事依靠做人來保證，培養(yǎng)具備良好職業(yè)道德、有責(zé)任感的工程師。該培養(yǎng)模式符合當(dāng)前社會對人才培養(yǎng)的要求，有利于工程類課程的建設(shè)改革，值得深入研究應(yīng)用[3]。

2 基于EIP-CDIO模式改革電子系統(tǒng)綜合設(shè)計實訓(xùn)課程

2.1 教學(xué)目標(biāo)

電子系統(tǒng)綜合設(shè)計實訓(xùn)課程針對大三學(xué)生在下學(xué)期開展，學(xué)生已完成“電路分析基礎(chǔ)”“模擬電子技術(shù)”“數(shù)字電子技術(shù)”“單片機應(yīng)用”等專業(yè)基礎(chǔ)課程的學(xué)習(xí)，已具備基本專業(yè)知識和技能，所以本課程提出了知識、能力、素質(zhì)、素養(yǎng)四位一體的課程目標(biāo)。

（1）知識目標(biāo)：在已有專業(yè)知識的基礎(chǔ)上，與企業(yè)要求接軌，掌握急需流行技術(shù)和算法，將所學(xué)電類相關(guān)課程知識融會貫通，綜合應(yīng)用，完成工程類綜合型實際產(chǎn)品的設(shè)計。具體來說，要求掌握深度學(xué)習(xí)的基本概念、原理及數(shù)學(xué)方法；能夠熟練使用C++、Python完成基本程序的編寫；掌握Linux操作系統(tǒng)的基本原理及軟件安裝、配置方法；掌握FPGA基本結(jié)構(gòu)和開發(fā)流程，能夠熟練使用Verilog HDL語言完成FPGA應(yīng)用開發(fā)。

C++作為經(jīng)典開發(fā)語言，長期以來一直深受行業(yè)廣大開發(fā)人員的喜愛并廣泛應(yīng)用于各種系統(tǒng)的開發(fā)。Python作為后起之秀，由于更加接近自然語言的特點，逐漸成為主流開發(fā)語言之一。特別是近年人工智能的發(fā)展，進一步提升了Python語言的應(yīng)用前景。因此，考慮行業(yè)實際及學(xué)生興趣，課程中C++和Python為二選一語言，由學(xué)生自主選擇其中一門語言作為開發(fā)語言，在Linux系統(tǒng)下結(jié)合OpenCV完成基本的圖像處理程序、深度神經(jīng)網(wǎng)絡(luò)卷積、池化等基礎(chǔ)模塊的開發(fā)和設(shè)計驗證，從而為完整系統(tǒng)的設(shè)計提供保障。

（2）能力目標(biāo)：從產(chǎn)品研發(fā)到運行全周期，使學(xué)生具備“構(gòu)思”“設(shè)計”“實施”“運行”能力?！皹?gòu)思”指全面調(diào)研進行需求分析、功能分析；“設(shè)計”是能夠進行系統(tǒng)總體方案設(shè)計、硬件電路和軟件程序設(shè)計，能夠思考設(shè)計細節(jié)、解決具體問題；“實施”指將系統(tǒng)設(shè)計轉(zhuǎn)化為產(chǎn)品的過程，需要考慮性價比、產(chǎn)品形態(tài)、可靠性等，包括元器件購買、電路板制作、焊接及調(diào)試，特別強調(diào)故障排查能力；“運行”則指系統(tǒng)的穩(wěn)定運行、功能測試及進一步優(yōu)化改進等。

根據(jù)上文對知識目標(biāo)的分析可知，該課程涉及多門課程知識，如Linux操作系統(tǒng)、高級語言（C++或Python）編程、圖像處理OpenCV庫、FPGA開發(fā)調(diào)試等。在有限的課程課時限制下，通過分組完成項目的形式，充分發(fā)揮不同同學(xué)的特長，培養(yǎng)學(xué)生的CDIO能力。

構(gòu)思（C）：為了在有限的課時完成系統(tǒng)設(shè)計及運行，首先要思考如何選擇合適的同學(xué)組隊，組隊后需要合理分配每個同學(xué)的任務(wù)，發(fā)揮不同同學(xué)的特長；進一步，需要對整個系統(tǒng)進行合理分解，分析不同模塊實現(xiàn)的難易點及后期整合方法；討論系統(tǒng)最終實現(xiàn)及測試方案。由此可見，構(gòu)思主要體現(xiàn)在設(shè)計初期，并貫徹整個系統(tǒng)實施的全部階段。在構(gòu)思過程中，學(xué)生隨時和老師進行溝通和討論，并需要講解自己的構(gòu)思和設(shè)計，在和老師確認無誤后再開展后續(xù)工作。

設(shè)計（D）：課程按團隊合作開發(fā)產(chǎn)品的形式執(zhí)行，設(shè)計過程需要充分發(fā)揮小組不同成員特長。比如：擅長理論分析的同學(xué)進行系統(tǒng)分解和人員分工，完成神經(jīng)網(wǎng)絡(luò)訓(xùn)練；擅長操作系統(tǒng)和應(yīng)用系統(tǒng)編程的同學(xué)完成開發(fā)環(huán)境配置和基礎(chǔ)模塊設(shè)計；擅長硬件設(shè)計的同學(xué)完成FPGA設(shè)計開發(fā)。整個設(shè)計過程需要同學(xué)充分討論和相互協(xié)作完成，解決設(shè)計過程中可能出現(xiàn)的各種問題。

實施（I）：課程最終的目標(biāo)是基于FPGA完成一個神經(jīng)網(wǎng)絡(luò)推理模型的實現(xiàn)，并通過攝像頭對獲取的視頻目標(biāo)進行分類，網(wǎng)絡(luò)的訓(xùn)練通過PC完成。由此可見，系統(tǒng)的實現(xiàn)既涉及軟件開發(fā)、深度神經(jīng)網(wǎng)絡(luò)訓(xùn)練、也涉及FPGA開發(fā)。為了提高系統(tǒng)的性能，很多基礎(chǔ)模塊需要同學(xué)先進行設(shè)計、制作、測試，然后整合成一個完整系統(tǒng)。經(jīng)調(diào)試排查故障后，完成最終作品。

運行（O）：作品完成后，需按照實際產(chǎn)品形式針對不同實際環(huán)境進行測試，確保作品的穩(wěn)定運行。查找功能缺陷，要求提出優(yōu)化方案。

（3）素質(zhì)目標(biāo)：注重個人能力與團隊協(xié)作能力共同發(fā)展。加強自學(xué)能力的引導(dǎo)及訓(xùn)練，提升實踐動手能力、故障排查能力、創(chuàng)新能力、語言表達能力、報告撰寫能力、團隊協(xié)作能力等全方位綜合性能力。

（4）素養(yǎng)目標(biāo)：樹立正確的科學(xué)觀、價值觀，培養(yǎng)學(xué)生的工匠精神、創(chuàng)新精神，樹立嚴(yán)謹求實的工程設(shè)計理念；激發(fā)學(xué)生對行業(yè)領(lǐng)域發(fā)展信心，培養(yǎng)學(xué)生吃苦耐勞、精益求精、追求卓越的優(yōu)秀品質(zhì)。在教學(xué)過程中潤物無聲、潛移默化地滲透愛國主義教育，培養(yǎng)有目標(biāo)、有理想、有擔(dān)當(dāng)、自立自強的青年一代。

2.2 教學(xué)形式

課程教學(xué)融入翻轉(zhuǎn)課堂形式，按課前、課中、課后三個環(huán)節(jié)組織。學(xué)生采用團隊形式完成項目，形成了課前自學(xué)討論、課堂講解答疑實作，課后按階段逐步實施的項目式管理教學(xué)模式。

課前教師通過各類網(wǎng)絡(luò)課堂軟件，如雨課堂、騰訊課堂等發(fā)布課程要求、安排預(yù)習(xí)，分發(fā)電子教案和相關(guān)文檔，提供視頻教學(xué)資源或下載鏈接。要求學(xué)生在上課前了解本次課程內(nèi)容并思考重點、難點，團隊討論后提出疑問，完成預(yù)習(xí)作業(yè)并提交教師批改。在課堂教學(xué)中，教師針對學(xué)生提出的疑問及預(yù)習(xí)作業(yè)情況進行重點、難點分析和講解，幫助學(xué)生答疑解惑；學(xué)生則在教師的指導(dǎo)下再次和組員討論實施方案，并完成部分模塊的設(shè)計調(diào)試。課后教師根據(jù)項目進度及總體設(shè)計方案分解任務(wù)目標(biāo)，安排階段性任務(wù)要求學(xué)生完成，保證項目進度按時順利推進。

課程教學(xué)的三個環(huán)節(jié)均以學(xué)生為主體，充分發(fā)揮學(xué)生的主觀能動性，轉(zhuǎn)變“授人以魚”為“授人以漁”。學(xué)生的知識體系與教師的知識體系存在較大差異，只有鼓勵學(xué)生利用自己的知識體系理解新知識，與教師的知識體系進行碰撞，才可以使學(xué)生構(gòu)建自身的知識體系，靈活運用知識，真正轉(zhuǎn)化為己用。該方法既能保證項目的順利實施，又能提升自學(xué)能力、增強學(xué)習(xí)積極性，加強團隊協(xié)作，促進師生之間的交流。若學(xué)生提出的疑問是老師未重視或該問題會引起一些新的發(fā)現(xiàn)，老師將給予學(xué)生總成績加分，鼓勵同學(xué)們多思考、勇于質(zhì)疑的科學(xué)精神，這將有利于學(xué)生自身知識體系的構(gòu)建。

2.3 教學(xué)內(nèi)容

課程教學(xué)內(nèi)容在已學(xué)專業(yè)課程基礎(chǔ)上，向廣度、深度拓展，綜合運用知識，完成工程類綜合型實際產(chǎn)品的設(shè)計?？紤]目前電子信息行業(yè)對人工智能人才需求量的迅速增加，項目組教師對教學(xué)內(nèi)容引入深度學(xué)習(xí)，要求學(xué)生通過PC實現(xiàn)深度神經(jīng)網(wǎng)絡(luò)模型的訓(xùn)練，并將訓(xùn)練好的推理模型部署在FPGA上實現(xiàn)。教學(xué)內(nèi)容主要由三大部分組成：Linux操作系統(tǒng)、人工智能深度學(xué)習(xí)、FPGA開發(fā)，涉及C++、Python、OpenCV、Verilog HDL編程。Linux操作系統(tǒng)部分主要涉及軟硬件開發(fā)平臺的安裝和配置，如TensorFlow、Kera、Vivado在Linux操作系統(tǒng)下的安裝和配置；人工智能深度學(xué)習(xí)部分，主要教授學(xué)生如何使用C++或Python語言結(jié)合OpenCV完成基本的圖像處理程序開發(fā)，并結(jié)合深度學(xué)習(xí)框架實現(xiàn)計算機視覺相關(guān)的深度模型訓(xùn)練和推理，如可以基于MINST數(shù)據(jù)集完成一個數(shù)字手寫體識別的DL網(wǎng)絡(luò)的訓(xùn)練和推理；FPGA開發(fā)部分，要求學(xué)生完成攝像頭的驅(qū)動從而獲取實際的手寫數(shù)字輸入，并把訓(xùn)練好的模型通過Verilog HDL語言移植到FPGA開發(fā)板，完成攝像頭輸入視頻的手寫數(shù)字體識別，最后通過LCD顯示視頻流和識別結(jié)果。

在教學(xué)內(nèi)容中，課程組教師潛移默化滲透愛國主義教育，激發(fā)學(xué)生對行業(yè)領(lǐng)域發(fā)展信心；從實驗細節(jié)上培養(yǎng)學(xué)生吃苦耐勞、精益求精、追求卓越的優(yōu)秀品質(zhì)。如讓學(xué)生知道，由于美國限制對中國出口芯片，導(dǎo)致我國芯片價格大幅上漲，而掌握FPGA的結(jié)構(gòu)和開發(fā)流程是芯片設(shè)計和開發(fā)的前提和基礎(chǔ)。因為FPGA也稱為半定制的ASIC開發(fā)，很多專用芯片的開發(fā)其原型機設(shè)計都是基于FPGA實現(xiàn)的。深度學(xué)習(xí)作為目前主流技術(shù)之一，其發(fā)展已經(jīng)相對完善，開發(fā)手段及開發(fā)工具日漸成熟且不存在任何技術(shù)壁壘。結(jié)合FPGA完成深度神經(jīng)網(wǎng)絡(luò)推理的實現(xiàn)，對培養(yǎng)學(xué)生掌握具有自我知識產(chǎn)權(quán)的智能芯片的開發(fā)能力和開發(fā)意識都有非常重要的幫助，同時能凝聚學(xué)生的愛國熱情，提升學(xué)生的就業(yè)競爭力，從而提升學(xué)生的學(xué)習(xí)熱情。

3 評價體系

電子系統(tǒng)綜合設(shè)計實訓(xùn)課程改革體現(xiàn)過程性評價與總結(jié)性評價并重，制定了科學(xué)合理的課程評價體系。過程性評價包含學(xué)生課前預(yù)習(xí)、課堂學(xué)習(xí)表現(xiàn)及階段性測試?？偨Y(jié)性評價包含項目的演示答辯、項目實施能力、團隊協(xié)作溝通能力及報告撰寫能力的綜合評定。具體評價分配如下：

課前預(yù)習(xí)（10%）+課堂表現(xiàn)（10%）+階段性測試1（10%）+階段性測試2（10%）+項目演示答辯（25%）+報告（20%）+團隊協(xié)作貢獻（15%）+有建設(shè)性提問（總成績格外加分）

其中課堂考勤不計入成績，僅做扣分項處理。缺勤1次總成績扣5分，缺勤3次及以上者取消課程成績。課程評定采取教師評定為主，學(xué)生為輔的形式。團隊學(xué)生經(jīng)過商議討論，自行評定各自在團隊協(xié)作貢獻的分數(shù)。評價體系全面完整、多方位、多主體開展，有利于科學(xué)合理評價學(xué)生課程學(xué)習(xí)情況。

4 結(jié)束語

課程以新工科建設(shè)為背景，基于EIP-CDIO工程教育理念，輔以多種教學(xué)手段和評價方式，受到學(xué)生及相關(guān)行業(yè)公司的一致好評。自2018年課程改革以來，項目組已經(jīng)完成通信學(xué)院電子信息工程2016級、2017級、2018級三個年級共計約300余人的授課。從學(xué)生反饋的信息來看，課程緊密結(jié)合了目前行業(yè)主流的人工智能深度學(xué)習(xí)技術(shù)和電子信息工程專業(yè)的專業(yè)特色，既達到工程認證畢業(yè)要求，也培養(yǎng)了符合行業(yè)需求的新型電子信息人才。同時，課程還結(jié)合了最新的AI+FPGA技術(shù)，學(xué)生的學(xué)習(xí)興趣得到了極大的鼓舞和提升，課堂內(nèi)外學(xué)習(xí)氛圍良好，學(xué)習(xí)效果優(yōu)異。■