閆冬冬,唐 威,王甲柱,張 森

(西安郵電大學(xué) 電子工程學(xué)院,陜西 西安 710121)

低壓差線性穩(wěn)壓器(Low-Dropout Regulator,LDO)作為電源管理系統(tǒng)的重要電路之一,具有低成本、低功耗、體積小、高精度等特點(diǎn),成為應(yīng)用最廣泛的芯片之一[1]。5G 時(shí)代已經(jīng)到來(lái),移動(dòng)通信設(shè)備快速迭代,IC 系統(tǒng)的時(shí)鐘頻率顯著提高[2],因此,作為電源管理系統(tǒng)的LDO 常需要驅(qū)動(dòng)超高速的數(shù)字集成電路,其負(fù)載電流往往會(huì)在極短的時(shí)間內(nèi)變化[3-4]。這種變化要求LDO 電路對(duì)負(fù)載電流跳變引起的瞬態(tài)變化進(jìn)行快速響應(yīng),并在不同負(fù)載下都有良好的頻率穩(wěn)定性[5-6]。

針對(duì)這些問(wèn)題,李旭等[7]提出了一種增強(qiáng)型AB跟隨器以增強(qiáng)LDO 的瞬態(tài)響應(yīng),但此結(jié)構(gòu)是以犧牲過(guò)沖電壓為代價(jià),在負(fù)載跳變時(shí)輸出電壓會(huì)有較大波動(dòng);Shi 等[8]利用比較器與鎖存器實(shí)現(xiàn)了LDO 的低功耗與快速響應(yīng),但過(guò)沖電壓較大,且需要占用的芯片面積較大,不利于芯片的高度集成。

本文提出了一種基于零極點(diǎn)追蹤電路與擺率增強(qiáng)電路的高穩(wěn)定快速響應(yīng)LDO。使用零極點(diǎn)追蹤電路進(jìn)行采樣并動(dòng)態(tài)地對(duì)電路進(jìn)行頻率補(bǔ)償,同時(shí)通過(guò)擺率增強(qiáng)電路(Slew Rate Enhancement Circuit,SRE Circuit)采樣負(fù)載電流的變化,采樣電流經(jīng)過(guò)電流鏡復(fù)制之后為功率管的柵極寄生電容快速充放電。以此實(shí)現(xiàn)高穩(wěn)定性和較大的帶寬,并提升了整體LDO 的瞬態(tài)響應(yīng)。

1 傳統(tǒng)LDO 結(jié)構(gòu)

傳統(tǒng)LDO 結(jié)構(gòu)如圖1 所示,該電路由誤差放大器、緩沖器(源跟隨器)、功率管MP、反饋網(wǎng)絡(luò)、基準(zhǔn)輸入構(gòu)成[9]。其中Vref與Vfb分別為基準(zhǔn)電壓與反饋電壓,RESR為輸出電容Cout的等效寄生電阻,RL為負(fù)載電阻,Roa和Rbuf分別為誤差放大器和緩沖器的等效輸出阻抗,Cbuf和Cpar分別為緩沖器和功率管的柵極寄生電容,CC為密勒電容。

圖1 傳統(tǒng)LDO 電路圖Fig.1 Traditional LDO circuit diagram

對(duì)于LDO 的頻率穩(wěn)定性,基于誤差放大器有較大輸出阻抗的特性,Roa與Cbuf在A 點(diǎn)會(huì)產(chǎn)生一個(gè)低頻極點(diǎn)PA并影響環(huán)路的頻率穩(wěn)定性[10],該極點(diǎn)表示為:

由于Rbuf極小,在B 點(diǎn)產(chǎn)生的極點(diǎn)PB處于高頻,不會(huì)影響電路的頻率穩(wěn)定性。當(dāng)電路處于輕載時(shí),RL與MP 的輸出阻抗較大,會(huì)在功率管的輸出結(jié)點(diǎn)產(chǎn)生第二個(gè)低頻極點(diǎn)Pout。當(dāng)電路存在兩個(gè)低頻極點(diǎn)時(shí),輸出會(huì)因相位裕度過(guò)低而產(chǎn)生振蕩[11]。傳統(tǒng)LDO 通常引入密勒電容CC對(duì)電路進(jìn)行補(bǔ)償,該電容將PA推向低頻,從而使其成為主極點(diǎn),并將Pout推向高頻[12],改善環(huán)路的穩(wěn)定性。但是,該結(jié)構(gòu)會(huì)減小帶寬,并因?yàn)樵诟哳l時(shí)CC形成前饋通路,產(chǎn)生一個(gè)右半平面零點(diǎn)表示為:

式中:gmp為MP 的跨導(dǎo)。在重載情況下,gmp較大,若該零點(diǎn)進(jìn)入帶寬內(nèi),則會(huì)帶來(lái)更大的相位滯后,使穩(wěn)定性下降。

對(duì)于LDO 的瞬態(tài)響應(yīng),考慮到瞬態(tài)響應(yīng)與帶寬呈正相關(guān),且密勒補(bǔ)償增大相位裕度的同時(shí)減小了帶寬,所以該結(jié)構(gòu)增大了負(fù)載電流跳變時(shí)的過(guò)沖電壓與穩(wěn)定時(shí)間[14-15]。傳統(tǒng)LDO 僅使用負(fù)載電容的充放電過(guò)程改善電路的瞬態(tài)響應(yīng),若Cout較小,則瞬態(tài)響應(yīng)較差;若Cout較大,則不利于芯片的高度集成。因此,需要通過(guò)其他技術(shù)實(shí)現(xiàn)高穩(wěn)定性和快速瞬態(tài)響應(yīng)。

2 本文設(shè)計(jì)的LDO 電路

2.1 電路結(jié)構(gòu)和原理

針對(duì)傳統(tǒng)密勒補(bǔ)償產(chǎn)生左半平面零點(diǎn)并減小帶寬的問(wèn)題,本文基于零極點(diǎn)追蹤補(bǔ)償與擺率增強(qiáng)技術(shù)改進(jìn)了傳統(tǒng)LDO 結(jié)構(gòu),如圖2 所示,使用零極點(diǎn)追蹤電路替換密勒電容,并在功率管柵端加入擺率增強(qiáng)電路。通過(guò)前者增大電路的相位裕度與帶寬,通過(guò)后者實(shí)現(xiàn)快速瞬態(tài)響應(yīng)。

圖2 本文設(shè)計(jì)的LDO 電路拓?fù)鋱DFig.2 Proposed circuit topology diagram of the LDO

圖3 為本文設(shè)計(jì)的LDO 電路圖,其中A1為反向增益誤差放大器,M1、M2 為源跟隨器,Vb1為偏置電壓,為其提供合適的偏置電流,為了得到更大的帶寬,功率管選擇高增益的PMOS 管。M5～M9、C1、R1、R2構(gòu)成零極點(diǎn)追蹤電路,M10～M22、R3、R4構(gòu)成SRE 電路。

圖3 本文設(shè)計(jì)的LDO 電路圖Fig.3 Proposed circuit diagram of the LDO

LDO 的輸出端Vout接M3 的柵端并在其源端產(chǎn)生NMOSFET 閾值電壓的電位差,該信號(hào)又經(jīng)過(guò)M7 在其源端產(chǎn)生PMOSFET 閾值電壓的電位差,最終輸出至采樣管的漏端。此時(shí)M6 的漏端電壓與功率管相似,同時(shí)其輸入與功率管柵極相連,此結(jié)構(gòu)令M6 成為采樣管并采樣負(fù)載電流的變化。該電路的優(yōu)點(diǎn)是Vout接直流阻抗無(wú)窮大的MOS 管的柵極,不會(huì)影響LDO 的輸出精度?？紤]到在標(biāo)準(zhǔn)CMOS 工藝中,PMOSFET的閾值電壓大于NMOSFET,采樣管的漏端電壓略小于Vout,不能夠進(jìn)行精確采樣,因此在其源端串聯(lián)小電阻R1,通過(guò)電阻分壓降低采樣管的VGS,提高采樣電流與負(fù)載電流的匹配度。為了進(jìn)一步提高采樣精度,為其并聯(lián)一路由M5 提供的偏置電流,補(bǔ)足因信號(hào)傳輸損失的電流。由于該偏置電流較小,不會(huì)引入過(guò)大的靜態(tài)功耗。

M11 的工作原理與M6 相同,采樣電流經(jīng)過(guò)兩次電流鏡復(fù)制至M17。M18 為開(kāi)關(guān)管,柵極接M1 的柵極,當(dāng)電路為輕載時(shí),功率管與源跟隨器的柵端均為高電位,開(kāi)關(guān)管關(guān)斷,采樣電流Is經(jīng)過(guò)兩次電流鏡復(fù)制至M22;當(dāng)電路為重載時(shí),F 點(diǎn)電壓降低,Is流向有較大寬長(zhǎng)比的開(kāi)關(guān)管。

2.2 穩(wěn)定性分析

對(duì)于本次設(shè)計(jì),當(dāng)LDO 負(fù)載電流小于10 mA,即LDO 為輕載時(shí),功率管MP 的輸出阻抗和RL較大,輸出極點(diǎn)進(jìn)入帶寬內(nèi)部。此時(shí),包括第一級(jí)運(yùn)放的輸出極點(diǎn)在內(nèi),帶寬內(nèi)至少存在兩個(gè)極點(diǎn),需要引入一個(gè)低頻零點(diǎn)進(jìn)行補(bǔ)償。

由于流過(guò)采樣管M6 的采樣電流極小,該電流流過(guò)M8 并在其柵端產(chǎn)生較小的柵壓,同時(shí)該柵壓作用于M9 上,使其進(jìn)入亞閾值區(qū)。已知MOSFET 處于亞閾值區(qū)時(shí)內(nèi)阻極大,因此M9 的內(nèi)阻ro9與C1產(chǎn)生一個(gè)低頻零點(diǎn)Z1:

此時(shí)Z1追蹤并補(bǔ)償了處于低頻的輸出端極點(diǎn)Pout,使電路保持足夠的相位裕度。當(dāng)負(fù)載電流增大至100 mA,即再次轉(zhuǎn)為重載時(shí),M9 的柵壓變大并進(jìn)入深線性區(qū),ro9急劇減小,Z1被推至帶寬外,不會(huì)因?yàn)殡娐诽幱谥剌d時(shí)相位裕度過(guò)大而影響整體電路的響應(yīng)時(shí)間。

為了分析整體電路的穩(wěn)定性,繪制小信號(hào)電路圖如圖4 所示,其中g(shù)m1、gm2分別為誤差放大器、源跟隨器的等效跨導(dǎo),Rout為功率管的輸出阻抗與RL的并聯(lián)值。因?yàn)镽buf極小,功率管柵端極點(diǎn)的位置處于單位增益帶寬的十倍頻之外,所以在小信號(hào)分析中忽略該極點(diǎn)對(duì)系統(tǒng)帶來(lái)的影響。

圖4 LDO 小信號(hào)電路圖Fig.4 Proposed small signal circuit diagram of the LDO

基于以下兩點(diǎn)假設(shè)來(lái)討論該運(yùn)放的傳輸函數(shù):(1)C1和Cout遠(yuǎn)大于Cbuf;(2)Roa、Rout和ro9遠(yuǎn)大于RESR。該運(yùn)放的傳輸函數(shù)為:

由式(4)可知,該系統(tǒng)共有三個(gè)極點(diǎn)和兩個(gè)零點(diǎn),經(jīng)過(guò)零點(diǎn)對(duì)極點(diǎn)的補(bǔ)償,僅剩一個(gè)極點(diǎn)P-3db留在帶寬內(nèi),表示為:

利用Roa較大的特性,本文使用零極點(diǎn)補(bǔ)償電容C1將第一級(jí)放大器的輸出端固定為主極點(diǎn),且該極點(diǎn)接近原點(diǎn),因此移動(dòng)的Pout不會(huì)與P-3db重合而影響頻率穩(wěn)定性。為了該追蹤補(bǔ)償?shù)木?C1容值至少為10 pF。

綜上所述,相較于傳統(tǒng)LDO 電路在輕載時(shí)的穩(wěn)定性遠(yuǎn)低于重載,本文基于零極點(diǎn)追蹤補(bǔ)償電路提出的LDO 使電路成為單極點(diǎn)系統(tǒng),保證在電路處于輕載與重載時(shí)都有足夠的相位裕度和帶寬。

2.3 瞬態(tài)響應(yīng)分析

LDO 電路瞬態(tài)響應(yīng)的曲線如圖5 所示,其中ΔV1與ΔV2分別為下沖電壓與過(guò)沖電壓,即Vout在負(fù)載跳變時(shí)的最大電壓變化量,Δt1與Δt3分別為下沖與過(guò)沖的響應(yīng)時(shí)間,Δt2與Δt4分別為下沖與過(guò)沖的穩(wěn)定時(shí)間。

圖5 LDO 瞬態(tài)響應(yīng)曲線Fig.5 LDO transient response curve

環(huán)路的下沖/過(guò)沖電壓ΔV與響應(yīng)時(shí)間Δt表示為:

式中: BWcl為系統(tǒng)的閉環(huán)帶寬;tsr為L(zhǎng)DO 對(duì)Cpar充/放電的時(shí)間;Isr為功率管前級(jí)運(yùn)放對(duì)Cpar充/放電的電流。根據(jù)式(11)可知,增大BWcl或Isr均可減小Δt和ΔV并改善環(huán)路的瞬態(tài)響應(yīng)(Δt2與Δt4的大小亦由BWcl和Isr共同決定)。

在2.2 節(jié)的分析中,通過(guò)零極點(diǎn)追蹤電路保證了足夠大的帶寬,但對(duì)Isr并無(wú)影響。因此,本文通過(guò)擺率增強(qiáng)電路來(lái)增大功率管的驅(qū)動(dòng)能力,以此進(jìn)一步增強(qiáng)電路的瞬態(tài)響應(yīng)。

當(dāng)電路由輕載轉(zhuǎn)為重載時(shí),功率管柵壓減小,需要對(duì)功率管的柵極寄生電容進(jìn)行快速放電。由于擺率增強(qiáng)電路的存在,電路對(duì)Cpar的放電電流Isr-并不是固定的,表示為:

式中:IM1和Iboost分別為圖3 中流過(guò)M1 的電流和采樣電流;x是一個(gè)恒定的鏡像比,由M13 和M14 的尺寸決定,表示為:

為了更快地響應(yīng)負(fù)載電流的變化,M13 與M14 均設(shè)置較大的寬長(zhǎng)比,以保證采樣電流的靈敏度。

通過(guò)增大Isr-,加之較大的帶寬,本文提出的電路在輕載轉(zhuǎn)為重載時(shí)具有較好的瞬態(tài)響應(yīng),即ΔV1、Δt1與Δt2都較小。

當(dāng)電路由重載轉(zhuǎn)為輕載時(shí),功率管柵壓增大,需要對(duì)功率管的柵極寄生電容進(jìn)行快速充電。此時(shí)M22打開(kāi),電路對(duì)Cpar的充電電流Isr+表示為:

式中:Ib1和IM22分別為流過(guò)M2 和M22 的電流。因?yàn)樵龃罅薎sr+,所以電路在重載轉(zhuǎn)為輕載時(shí)也具有較好的瞬態(tài)響應(yīng)。

考慮到負(fù)載電流與Isr會(huì)隨著電源電壓升高而略微增大,當(dāng)電路為高壓輸入時(shí),負(fù)載跳變對(duì)輸出電壓的影響會(huì)更小。

綜上所述,相較于傳統(tǒng)LDO 電路僅靠外部負(fù)載電容充放電改變負(fù)載瞬態(tài)響應(yīng),本文基于擺率增強(qiáng)電路提出的LDO 通過(guò)采樣負(fù)載電流的變化自動(dòng)為功率管的柵極寄生電容充放電,極大地改善了電路負(fù)載跳變對(duì)輸出的影響。

3 數(shù)據(jù)仿真及分析

基于0.18 μm CMOS 工藝,采用Cadence 軟件對(duì)電路進(jìn)行Spectre 仿真?；鶞?zhǔn)電壓為1.1 V,負(fù)載電容為100 pF,負(fù)載電流的最大值與最小值分別為100 mA和1 mA。

圖6 為L(zhǎng)DO 環(huán)路穩(wěn)定性仿真曲線。輸入電壓為3 V,分別取負(fù)載電流的邊界值進(jìn)行仿真。當(dāng)負(fù)載電流為1 mA 時(shí),低頻增益為106 dB,相位裕度為89.6°,帶寬為1.14 MHz;當(dāng)負(fù)載電流為100 mA 時(shí),低頻增益為97.6 dB,相位裕度為94.7°,帶寬為1.84 MHz。

圖6 LDO 環(huán)路的穩(wěn)定性仿真曲線Fig.6 Stability simulation curves of the LDO loop

圖7 為L(zhǎng)DO 環(huán)路穩(wěn)定性在各工藝角下的仿真曲線。輸入電壓為3 V,在負(fù)載電流為10 mA 下進(jìn)行仿真。其中,tt 工藝角下低頻增益為104.6 dB,相位裕度為92.7°,帶寬為1.32 MHz;ss 工藝角下低頻增益為94.6 dB,相位裕度為99.1°,帶寬為0.44 MHz;ff工藝角下低頻增益為110.6 dB,相位裕度為81.4°,帶寬為3.13 MHz,fs 與sf 工藝角各項(xiàng)參數(shù)與tt 工藝角接近。

圖7 LDO 環(huán)路在各工藝角下的穩(wěn)定性仿真曲線Fig.7 Stability simulation curves of the LDO loop for each process

綜上所述,因?yàn)榱銟O點(diǎn)追蹤電路對(duì)電路的補(bǔ)償,本文所設(shè)計(jì)LDO 在各負(fù)載與各工藝角下均有良好的環(huán)路穩(wěn)定性。

圖8 為L(zhǎng)DO 輸出的負(fù)載瞬態(tài)響應(yīng)曲線,輸入電壓為2.3 V,輸出電壓穩(wěn)定時(shí)為1.8 V,負(fù)載電流均在1 μs 內(nèi)進(jìn)行重載與輕載的切換。由圖8 可知,采用本文提出的SRE 電路,LDO 電路的負(fù)載瞬態(tài)下沖電壓與過(guò)沖電壓的穩(wěn)定時(shí)間分別為1.24 μs 與1.52 μs。若不采用本文提出的技術(shù),在相同的仿真條件下,則下沖電壓與過(guò)沖電壓的穩(wěn)定時(shí)間分別為1.87 μs 與1.98 μs。在輸出過(guò)沖電壓與下沖電壓的減小幅度方面,采用本文提出的SRE 電路的輸出相較無(wú)SRE 電路的輸出,下沖電壓減小了12 mV,下降了20.3%;過(guò)沖電壓減小了15 mV,下降了27.4%。

圖8 負(fù)載瞬態(tài)響應(yīng)曲線Fig.8 Load transient response curves

圖9 為不同輸入電壓下的負(fù)載瞬態(tài)響應(yīng)曲線,電源電壓為最大值5 V 時(shí)的下沖電壓比低電源電壓2.3 V 的下沖電壓減小了9 mV,過(guò)沖電壓減小了4 mV,高壓輸入時(shí)的負(fù)載電流會(huì)略大于低壓輸入,因此高壓輸入有更好的負(fù)載瞬態(tài)響應(yīng)。

圖9 不同輸入電壓下的負(fù)載瞬態(tài)響應(yīng)曲線Fig.9 Load transient response curves at different input voltages

圖10 為L(zhǎng)DO 輸出的負(fù)載瞬態(tài)響應(yīng)在各工藝角下的曲線圖,仿真條件與上文相同。由圖可知,在各工藝角下負(fù)載跳變的下沖電壓與過(guò)沖電壓穩(wěn)定時(shí)間基本一致,且該電壓最大值均小于50 mV。

圖10 負(fù)載瞬態(tài)響應(yīng)在各工藝角下的仿真曲線圖Fig.10 Simulation curves of load transient response for each process

圖11 為負(fù)載電流為30 mA 時(shí),LDO 輸出的電源抑制比(PSRR)在各工藝角下的曲線圖。由圖11 可知,各工藝角在1 kHz 的PSRR 均大于78 dB。

圖11 PSRR 工藝角仿真曲線圖Fig.11 PSRR process angle simulation curves

圖12 為輸出為1.8 V 時(shí)LDO 輸出由1 mA 至100 mA的負(fù)載調(diào)整率,輸出變化量為121.6 μV,負(fù)載調(diào)整率為0.001 mV·mA-1。因?yàn)長(zhǎng)DO 的負(fù)載調(diào)整率與增益成正比,各負(fù)載下較大的增益均可得到較好的負(fù)載調(diào)整率。

圖12 負(fù)載調(diào)整率仿真圖Fig.12 Simulation diagram of load adjustment rate

表1 為本文的LDO 性能仿真結(jié)果與近年文獻(xiàn)的數(shù)據(jù)對(duì)比。從表1 可以看出,本文的LDO 在瞬態(tài)響應(yīng)與PSRR 方面優(yōu)勢(shì)更大。

表1 與其他文獻(xiàn)的性能對(duì)比Tab.1 Performance comparison with other literatures

4 結(jié)論

本文基于0.18 μm CMOS 工藝,設(shè)計(jì)了一種高穩(wěn)定性和快速瞬態(tài)響應(yīng)的低壓差線性穩(wěn)壓器。在傳統(tǒng)LDO 的基礎(chǔ)上引入零極點(diǎn)追蹤電路和擺率增強(qiáng)電路,同時(shí)保證了電路的穩(wěn)定性與負(fù)載瞬態(tài)響應(yīng)。經(jīng)仿真驗(yàn)證,LDO 整體電路全負(fù)載與各工藝角的相位裕度均大于80°,達(dá)到了高穩(wěn)定性的設(shè)計(jì)要求;當(dāng)負(fù)載電流跳變時(shí),下沖電壓與過(guò)沖電壓均小于50 mV,最大過(guò)沖穩(wěn)定時(shí)間為1.52 μs,且各工藝角下的下沖電壓與過(guò)沖電壓均小于50 mV,達(dá)到了快速瞬態(tài)響應(yīng)的設(shè)計(jì)要求,滿足了需要負(fù)載電流在極短時(shí)間內(nèi)變化的超高速集成電路需求。