謝文虎，鄭天池，季振凱，楊茂林

（無(wú)錫中微億芯有限公司，江蘇無(wú)錫 214072）

1 引言

現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）電路具有規(guī)模大、集成度高、處理速度快及編程靈活等優(yōu)點(diǎn)，在航空航天領(lǐng)域得到廣泛應(yīng)用。由于空間輻照及高能粒子的存在，靜態(tài)隨機(jī)存儲(chǔ)（SRAM）型FPGA 在進(jìn)行空間作業(yè)時(shí)會(huì)出現(xiàn)單粒子效應(yīng)（SEE），造成器件功能異常乃至燒毀[1-2]。輻照領(lǐng)域的學(xué)者針對(duì)SEE 已經(jīng)建立起可靠的模型并提出輻照加固方法，然而新工藝技術(shù)的引入勢(shì)必會(huì)引發(fā)新的難題，尤其是當(dāng)工藝尺度逼近摩爾定律極限時(shí)。

空間作業(yè)電子系統(tǒng)在追求高性能、低工藝尺寸及低功耗的同時(shí)，需考慮晶體管單位分布密度增大引發(fā)翻轉(zhuǎn)閾值下降及單粒子翻轉(zhuǎn)（SEU）現(xiàn)象增多等瓶頸問(wèn)題[3]。2021 年于慶奎等人對(duì)65 nm 的SRAM 型芯片進(jìn)行單粒子試驗(yàn)，結(jié)果表明在重離子輻照下電路的翻轉(zhuǎn)閾值為0.31 MeV·cm2·mg-1，低于0.15 μm、0.12 μm 工藝器件的翻轉(zhuǎn)閾值[4]。這是由于低能質(zhì)子及高能粒子在電離過(guò)程中會(huì)同時(shí)引發(fā)翻轉(zhuǎn)，且隨著先進(jìn)納米工藝的引入后者所占的比率在逐漸增大[5]。晶體管特征尺寸減小還會(huì)引發(fā)區(qū)域SRAM 單元之間共享電荷現(xiàn)象增多，進(jìn)而增大多位翻轉(zhuǎn)（MBU）的幾率及影響范圍[6]。2009 年DAVID 等人對(duì)45 nm SRAM 芯片進(jìn)行SEU試驗(yàn)并研究MBU 的發(fā)生趨勢(shì)，結(jié)果表明45 nm 和65 nm 的SRAM 芯片上SEU 截面中的單位翻轉(zhuǎn)（SBU）大致相同，其MBU 從65 nm 的1.6%增加到45 nm 的6%[7]。這說(shuō)明隨著加工工藝的提升，MBU 幾率逐漸顯著，需要針對(duì)該現(xiàn)象建立新的甄別算法，且與SBU 不同，MBU 的出現(xiàn)無(wú)法通過(guò)誤差校正碼（ECC）技術(shù)消除，嚴(yán)重影響其在空間環(huán)境中的飛行可靠性。

本文以賽靈思公司推出的UltraScale+ 架構(gòu)SRAM 型FPGA 為對(duì)象，搭建基于重離子輻照的SEE試驗(yàn)方案，以檢測(cè)單粒子閂鎖（SEL）及粒子翻轉(zhuǎn)特性。針對(duì)FinFET 的3D 立體結(jié)構(gòu)及16 nm 先進(jìn)工藝，搭建甄別SBU 及MBU 的識(shí)別算法，以方便考量不同線性能量傳輸通量（LET）對(duì)MBU 幾率的影響，為全面評(píng)估新工藝技術(shù)的飛行可靠性提供支持。

2 UltraScale+架構(gòu)下的輻照試驗(yàn)原理

2.1 試驗(yàn)樣品

本試驗(yàn)所采用UltraScale+器件為Xilinx 公司的XCVU5P，該試驗(yàn)器件（DUT）采用臺(tái)積電（TSMC）的16 nm FinFET 加工工藝，其封裝形式為倒裝（Flip-Chip）。該系列DUT 提供多種配置組合，包括邏輯單元數(shù)量、BlockRAM、高速收發(fā)口、DSP 模塊、速度等級(jí)、溫度等級(jí)、封裝類型及I/O 接口數(shù)量。其中，器件中的配置存儲(chǔ)器由SRAM 組成，用來(lái)控制器件內(nèi)部邏輯單元的運(yùn)行。UltraScale+器件配置說(shuō)明如表1 所示。

表1 UltraScale+器件配置說(shuō)明

如表1 所示，DUT 內(nèi)部的存儲(chǔ)類型包括DRAM、BRAM 及UltraRAM （URAM）， 共 計(jì)186.5 Mb。UltraScale+器件引入新存儲(chǔ)結(jié)構(gòu)URAM，顯著提高了FPGA 的存儲(chǔ)性能及擴(kuò)展性能。URAM 模塊支持多重級(jí)聯(lián)，其單元存儲(chǔ)體積為288 kb，最大可構(gòu)成360 Mb的存儲(chǔ)陣列。與BRAM 不同的是，URAM 無(wú)法改變初始存儲(chǔ)值，因此在SBU 試驗(yàn)中，需使用配置芯片對(duì)DUT 的URAM 存儲(chǔ)單元進(jìn)行特定數(shù)值配置。

2.2 重離子輻照源及電荷沉積

高能粒子輻照源為中國(guó)原子能科學(xué)研究院的HI-13 及蘭州重離子加速器國(guó)家實(shí)驗(yàn)室的HIRFL，以上加速器能夠提供多種重離子粒子。所激發(fā)的束流滿足5 cm×5 cm 區(qū)域內(nèi)90%的均勻性，粒子注量率調(diào)節(jié)區(qū)間為10～107cm-2/s。加速器重離子參數(shù)如表2 所示，本次試驗(yàn)選取7Li3+、19F9+、35Cl11,14+、48Ti10,15+、74Ge11,20+、127I15,25+、181Ta、209Bi 8 種粒子作為輻照重離子，其硅中射程均超過(guò)30 μm，滿足試驗(yàn)硅晶的穿透要求。

表2 加速器重離子參數(shù)

重離子射入硅晶時(shí)會(huì)不斷電離，在庫(kù)倫力的作用下與周圍的原子之間相互作用產(chǎn)生電荷，游離的電荷被晶體管的敏感區(qū)收集并觸發(fā)SEE[8]。LET 是評(píng)估高能粒子電離能力的指標(biāo)，設(shè)為ELT，單位為MeV·cm2·mg-1，也作為重離子激發(fā)電荷的主要理化參數(shù)。在重離子射入硅晶時(shí)，其在單位路徑上釋放的電荷數(shù)Q為：

其中Q為電離的電荷量；L（x）為重離子單位距離釋放的電荷量；X為入射距離；ρ 為硅晶密度，約為2.328g·cm-3；e為單電荷的電荷量，為1.6×10-19C；G為在硅中激發(fā)一對(duì)電子-空穴所需的平均能量，約為3.62 eV。

19F9+、35Cl11,14+、48Ti10,15+、74Ge11,20+、127I15,25+5 種重離子在硅晶表面所釋放的電荷量與其原子質(zhì)量呈正相關(guān)，并在0.420×10-4～6.793×10-4pC·μm-1之間遞增。重離子硅中射程各有差異進(jìn)而影響各自的布拉格峰深度[9]，導(dǎo)致重離子速度降低、電離能力增強(qiáng)，電荷積累量達(dá)到臨界值時(shí)有可能會(huì)引發(fā)硬件故障，造成SEL。

2.3 FinFET 結(jié)構(gòu)下的抗輻照設(shè)計(jì)

FinFET 工藝能夠有效抑制晶體管尺寸縮小帶來(lái)的SEE。在微觀尺寸上，晶體管產(chǎn)生單粒子異常的機(jī)理主要包括電荷漂移及擴(kuò)散。重離子穿過(guò)集成電路時(shí)電離一定數(shù)量的電荷，激發(fā)的電荷在晶體管的漏極端積聚并發(fā)生沉積，襯底中的電荷也會(huì)在電壓差及擴(kuò)散效應(yīng)下向漏極方向轉(zhuǎn)移并引發(fā)翻轉(zhuǎn)[10]。由此可見(jiàn)，實(shí)際漏極區(qū)域的大小直接影響該晶體管對(duì)電荷的收集率。平面晶體管的電荷遷移如圖1（a）所示，在同等特征尺寸下傳統(tǒng)的平面晶體管與襯底的接觸面積顯著高于圖1（b）中Fin 結(jié)構(gòu)處的有效接觸面積。電荷收集率的降低能夠有效提升FinFET 的粒子翻轉(zhuǎn)抗性，但是晶體管特征尺寸的縮小引發(fā)的翻轉(zhuǎn)閾值降低仍需要進(jìn)一步驗(yàn)證。

圖1 平面晶體管與FinFET 晶體管的電荷遷移示意圖

與平面晶體管工藝不同，F(xiàn)inFET 在空間上具有三維差異性，需要考察不同輻照傾角對(duì)器件的影響。除垂直于器件表面外，按照Fin 的分布可分為平行Fin向的入射角α，垂直Fin 向的傾角β。在進(jìn)行非垂直輻照試驗(yàn)時(shí)，其有效LET 值ELTe為：

其中ELT0為垂直入射的LET 值；θ 為入射角度，包括α及β。

3 UltraScale+架構(gòu)器件的輻照測(cè)試系統(tǒng)

3.1 SEE 測(cè)試板

DUT 測(cè)試板分為輻照區(qū)和控制區(qū)2 個(gè)區(qū)域。輻照區(qū)安裝LGA/BGA668_R 插座，背部留有23.6 mm×23.6 mm 的裸露區(qū)域用于粒子束輻照?？刂茀^(qū)域包括被測(cè)電路的配置芯片、主控芯片及配套配置電路和Flash 電路、總線芯片、電源芯片、外部晶振及LED 等器件。

表3 測(cè)試板元器件型號(hào)

為避免游離電子影響數(shù)據(jù)讀取及外部晶振輸入，除輻照區(qū)域保持裸露外，控制區(qū)域應(yīng)覆蓋隔絕材料，測(cè)試板與外界的數(shù)據(jù)傳輸通過(guò)串口總線進(jìn)行。為促使高能粒子到達(dá)電路層時(shí)具有足夠的輻照能，對(duì)除蓋樣品進(jìn)行研磨處理使得硅晶厚度小于入射重離子的硅中射程，本試驗(yàn)將晶圓厚度研磨至30 μm。為確保配置模塊正常運(yùn)行，采用屏蔽材料對(duì)所映射物理區(qū)域進(jìn)行抗輻照防護(hù)。完成預(yù)處理后的樣片需經(jīng)過(guò)功能驗(yàn)證。

圖2 SEE 測(cè)試板

3.2 輻照測(cè)試電源系統(tǒng)

本試驗(yàn)涉及的輻照測(cè)試電源系統(tǒng)最多可實(shí)現(xiàn)5 路供電。NI 工控機(jī)自帶的電源板卡可提供最大電流為3 A 的4 個(gè)獨(dú)立電源通道，但無(wú)法負(fù)載DUT 的內(nèi)核電流，因此需額外配備輔助電源并接入NI 工控機(jī)控制系統(tǒng)。電源控制系統(tǒng)見(jiàn)圖3，除VCCINT 由輔助電源單獨(dú)供電外，其余2 路電源VCCO、VCCAUX 由NI 工控機(jī)控制。

圖3 SEE 試驗(yàn)電源控制系統(tǒng)

在電源控制系統(tǒng)中，所配置的NI 工控機(jī)及配置電腦負(fù)責(zé)收集記錄電源卡發(fā)出的電流數(shù)據(jù)并控制試驗(yàn)板上電、掉電、軟復(fù)位等功能。配置電腦負(fù)責(zé)收集并存儲(chǔ)電源卡發(fā)來(lái)的數(shù)據(jù)流，時(shí)間間隔為10 ms。在采集到額定電流值后根據(jù)上位機(jī)指令對(duì)芯片進(jìn)行軟復(fù)位，若電流恢復(fù)正常則試驗(yàn)繼續(xù)進(jìn)行，若電流依然處于高位則切斷被測(cè)芯片的電源，保護(hù)測(cè)試電路。

3.3 輻照測(cè)試配置程序

輻照測(cè)試配置程序根據(jù)行使功能分為SEL 配置程序及SEU 配置程序2 種。SEL 配置程序調(diào)用加法器資源使總資源占用率達(dá)到70%，并選擇相應(yīng)的輸出以確認(rèn)程序在DUT 正常運(yùn)行。

粒子翻轉(zhuǎn)測(cè)試的目的是檢測(cè)UltraScale+架構(gòu)電路的SRAM、BRAM 及URAM 在靜態(tài)SEE 下的翻轉(zhuǎn)狀態(tài)。設(shè)置全部的BRAM 和URAM 為全“0”或全“1”，生成mcs 配置文件進(jìn)行預(yù)加載。在完成配置程序加載后開(kāi)始輻照，以5 MHz 的頻率讀取SRAM 的狀態(tài)并與上次數(shù)據(jù)做對(duì)比，得到該狀態(tài)下的靜態(tài)翻轉(zhuǎn)次數(shù)。

3.4 輻照測(cè)試系統(tǒng)

輻照測(cè)試系統(tǒng)分為4 個(gè)模塊，分別為測(cè)試電路模塊、電源模塊、數(shù)據(jù)收集控制模塊及上位機(jī)控制模塊。測(cè)試板安裝在帶鉸鏈的三維度平動(dòng)平臺(tái)上，高能離子經(jīng)過(guò)加速器后入射到DUT 上。固定離子源位置，控制三維度平動(dòng)平臺(tái)以調(diào)整DUT 位置及入射傾角。試驗(yàn)板通過(guò)長(zhǎng)2 m 的轉(zhuǎn)接線纜轉(zhuǎn)接到NI 工控機(jī)及輔助電源上，經(jīng)過(guò)50 m 長(zhǎng)線連接到監(jiān)測(cè)室進(jìn)行控制。

上位機(jī)作為總控中心，負(fù)責(zé)監(jiān)視試驗(yàn)狀態(tài)并實(shí)時(shí)顯示粒子翻轉(zhuǎn)情況。上位機(jī)與電路的通訊是雙向的，測(cè)試板實(shí)時(shí)發(fā)送各項(xiàng)信息給上位機(jī)并接收上位機(jī)相關(guān)指令。DUT 的測(cè)試數(shù)據(jù)通過(guò)串口最終發(fā)送到上位機(jī)，其電流值及翻轉(zhuǎn)次數(shù)可作為調(diào)節(jié)粒子發(fā)射率的重要依據(jù)。該系統(tǒng)能夠?qū)崿F(xiàn)在測(cè)試板的主控芯片上實(shí)時(shí)比對(duì)數(shù)據(jù)并完成大部分?jǐn)?shù)據(jù)處理，并將粒子翻轉(zhuǎn)數(shù)量及對(duì)應(yīng)片區(qū)和地址發(fā)送給上位機(jī)以實(shí)現(xiàn)可視化監(jiān)控。

4 UltraScale+架構(gòu)器件的輻照試驗(yàn)流程及統(tǒng)計(jì)方案

本次輻照試驗(yàn)參照QJ 10005-2008《宇航用半導(dǎo)體器件重離子效應(yīng)試驗(yàn)指南》的相關(guān)規(guī)定。輻照測(cè)試因素見(jiàn)表4，所涉及測(cè)試按照功能分為SEL、SEU 閾值、SEU 截面及單粒子多位翻轉(zhuǎn)測(cè)試。各試驗(yàn)在重離子種類選取及注量率設(shè)定上有所差異，其硬件測(cè)試系統(tǒng)基本一致。

表4 輻照測(cè)試因素

4.1 SEL 測(cè)試

重離子試驗(yàn)中的SEL 試驗(yàn)粒子LET 值需達(dá)到75.0 MeV·cm2·mg-1，選取181Ta、209Bi 進(jìn)行輻照。SEL 測(cè)試流程如圖4 所示，在合格性測(cè)試中，當(dāng)入射離子累積注量達(dá)到107cm-2且電路沒(méi)有發(fā)生鎖定時(shí)，認(rèn)為DUT通過(guò)SEL 考核。

圖4 SEL 測(cè)試流程

極限測(cè)試主要考察單粒子在一定注量率下可承受的最大重離子累計(jì)注量值，以及沿不同F(xiàn)in 傾角下SEL 的耐受情況。在進(jìn)行Fin 傾角測(cè)試時(shí)，需對(duì)有效輻照面積進(jìn)行折算，以記錄電路的真實(shí)累計(jì)注量值。

4.2 SEU 閾值及截面測(cè)試

SEU 試驗(yàn)采用HI-13 串列加速器，選取7Li3+、19F9+、35Cl11,14+、127I15,25+、48Ti10,15+、74Ge11,20+6 種重離子，其LET 覆蓋范圍為0.44～65.6 MeV·cm2·mg-1。在進(jìn)行SEU 時(shí)，DUT 需要在真空環(huán)境下進(jìn)行輻照試驗(yàn)。截面翻轉(zhuǎn)測(cè)試與SEU 閾值測(cè)試的試驗(yàn)同步進(jìn)行，其注量率保持在10000 cm-2·s-1。受限于主控芯片的數(shù)據(jù)處理能力，無(wú)法實(shí)現(xiàn)對(duì)全局SRAM 數(shù)據(jù)的高頻運(yùn)算處理，特選取在硅晶上物理映射幾乎互不膠連的3 處特定區(qū)域作為SRAM、BRAM 及URAM 樣本進(jìn)行SEU 分析。所涉及樣本的總存儲(chǔ)值為53.74 Mb，約占總存儲(chǔ)的28.82%，三者占據(jù)樣本存儲(chǔ)的比值分別為10%、30%及60%。

在輻照之前需對(duì)DUT 進(jìn)行功能驗(yàn)證并確保與上位通訊正常。在完成階段測(cè)定后，根據(jù)測(cè)定數(shù)據(jù)建立DUT 關(guān)于LET 的Weibull 擬合曲線，并推導(dǎo)出DUT的單粒子觸發(fā)閾值[11]。重離子輻照中DUT SEU 截面σ（cm2·bit-1）為：

其中U為取樣區(qū)域粒子翻轉(zhuǎn)數(shù)；I為重離子單位面積注量率；M為取樣區(qū)域存儲(chǔ)值，單位是bit。

4.3 單粒子多位翻轉(zhuǎn)測(cè)試

多位翻轉(zhuǎn)判定邏輯圖見(jiàn)圖5，多位翻轉(zhuǎn)測(cè)試的目的在于探究不同LET 及不同射入傾角下的單位翻轉(zhuǎn)及多位翻轉(zhuǎn)的比值。為避免將短時(shí)間內(nèi)多個(gè)粒子單獨(dú)引發(fā)的多個(gè)翻轉(zhuǎn)誤判為多位翻轉(zhuǎn)，將重離子注量率從10000 cm-2/s 降低為100 cm-2/s。在對(duì)多位翻轉(zhuǎn)進(jìn)行識(shí)別時(shí)，以互不膠連的取樣區(qū)域作為物理劃分依據(jù)，以時(shí)間觸點(diǎn)作為精準(zhǔn)識(shí)別因素。將翻轉(zhuǎn)事件劃分為單位翻轉(zhuǎn)、多位翻轉(zhuǎn)和粘連翻轉(zhuǎn)。

圖5 多位翻轉(zhuǎn)判定邏輯圖

本試驗(yàn)所涉及的重離子穿過(guò)硅晶的時(shí)間為納秒級(jí)，但由于布拉格峰效應(yīng)的影響，重離子在滯止點(diǎn)附近持續(xù)釋放大量空穴及電荷。重離子射入后電荷聚集并向漏極方向遷移引發(fā)鄰近晶體管電荷共享，在此期間重離子射入與晶體管異常顯現(xiàn)之間存在延遲[12]。如圖5 所示，考慮到多位翻轉(zhuǎn)并非嚴(yán)格同步，后續(xù)會(huì)將同一采樣區(qū)域內(nèi)5 ns 內(nèi)的翻轉(zhuǎn)劃分為多位翻轉(zhuǎn)，根據(jù)翻轉(zhuǎn)的位數(shù)分為MBU-n，將5～100 ns 內(nèi)的翻轉(zhuǎn)劃分為粘連翻轉(zhuǎn)。調(diào)整LET 值及射入傾角，記錄并分析各試驗(yàn)條件下單位翻轉(zhuǎn)、粘連翻轉(zhuǎn)及多位翻轉(zhuǎn)的比值，得到DUT 的SEE 特性。

5 結(jié)論

本文以UltraScale+架構(gòu)的SRAM 型FPGA 為對(duì)象，搭建重離子-SEE 測(cè)試系統(tǒng)并提出測(cè)試方法。

針對(duì)器件加工工藝逼近摩爾定律極限造成SRAM 單元密集及FinFET 立體差異的特性，提出與之匹配的SEL、SEU 閾值及SEU 截面測(cè)試方法；搭建包含上位機(jī)監(jiān)控通訊的測(cè)試系統(tǒng)，可實(shí)現(xiàn)板卡級(jí)的數(shù)據(jù)預(yù)處理及針對(duì)測(cè)試電流、粒子翻轉(zhuǎn)數(shù)量、對(duì)應(yīng)地址等數(shù)據(jù)的可視化監(jiān)控；以URAM 為主要測(cè)試對(duì)象，建立單位翻轉(zhuǎn)及多位翻轉(zhuǎn)的識(shí)別分類算法以考察不同LET 對(duì)MBU 幾率的影響。本文提出的SEE 測(cè)試方法能夠較為全面地評(píng)估UltraScale+ 架構(gòu)FPGA 的抗SEE 特性，為其在空間電子系統(tǒng)的后續(xù)應(yīng)用提供支持。