陶 偉， 魏軼聃， 劉國柱， 魏敬和

(中國電子科技集團公司第五十八研究所，江蘇 無錫 214072)

0 引 言

自從1960年金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)發(fā)明以來，超大規(guī)模集成電路的特征尺寸越來越小，體硅MOS器件隨之出現(xiàn)了一系列問題，尤其在有效柵長低于22 nm時，由于柵極對電子的控制減弱，傳統(tǒng)平面型MOSFET器件表現(xiàn)出明顯的短溝道效應，導致晶體管器件性能降低和功耗增大，愈發(fā)難以滿足高集成和低成本的需求[1-2]。針對電路控制、電流泄漏和功耗提升等多方面問題，胡正明教授等人分別設計了體硅FinFET器件(Fin Field-Effect Transistor，F(xiàn)inFET)和SOI FinFET器件，它們的溝道區(qū)域被柵極包裹呈鰭狀，使柵極對溝道中電子控制增強，從而降低了泄漏電流，抑制短溝道效應[3-4]。2011年Intel公司推出了商業(yè)化、閘門呈魚鰭狀的22 nm FinFET器件。近年來，工藝節(jié)點也隨工藝技術提升逐漸減小到2019年的10 nm，同時在體硅FinFET器件和SOI FinFET器件的基礎上衍生出了多種性能更高、功耗更低的結(jié)構(gòu)，如環(huán)型柵FinFET器件、π型柵FinFET器件和Ω型柵FinFET器件等[5-7]。

隨著空間探索范圍增大和人類空間活動增多，工作于空間環(huán)境中的半導體器件，其工作狀態(tài)、可靠性和壽命會受到多種宇宙射線及粒子輻射的影響，嚴重時甚至會導致航天器失效和損毀[8-10]。根據(jù)離子對半導體器件造成的損傷類型劃分，半導體器件的損傷效應主要有兩種：總電離劑量效應與位移損傷效應。其中，總電離劑量效應主要來自于高能光子、質(zhì)子、重離子和電子；位移損傷效應主要來自于高能質(zhì)子、中子和重離子。

對于MOSFET，尤其是作為高集成、低功耗、小尺寸航空應用的FinFET器件，當帶電粒子、γ射線和X射線進入FinFET器件鰭部氧化物內(nèi)部，會與其原子核外電子發(fā)生作用，產(chǎn)生電子-空穴對。在電場作用下，未復合電子通過正電極逃離氧化層；未復合空穴則被氧化物中缺陷捕獲，形成帶正電的氧化物陷阱電荷，或在界面處形成界面態(tài)[11]。相比于平面型MOSFET，由于柵結(jié)構(gòu)的改變，納米量級FinFET器件的輻射損傷機理會發(fā)生顯著變化，因此一直是學術界和工業(yè)界重點關注的熱點問題[12-13]。

綜上所述，揭示FinFET器件輻射損傷機理，提出合理抗輻射加固方案，不僅有利于為新一代半導體器件的抗輻射加固奠定理論和技術基礎，還有助于推進先進工藝在空間中應用。本文簡要綜述了FinFET器件工藝技術，重點介紹了總劑量效應和單粒子效應對FinFET器件的影響。

1 FinFET工藝簡介

輻射所致的電子-空穴對遷移、電荷俘獲和界面態(tài)形成均與半導體材料和界面缺陷緊密相關，而材料及界面的缺陷形成過程與FinFET工藝相關聯(lián)，所以FinFET工藝能夠極大地影響FinFET器件抗輻射性能，下面對FinFET器件工作原理和工藝技術進行簡要介紹。

1.1 FinFET器件工作原理

隨著器件柵極尺寸不斷縮小，其與電子通道間接觸面積也逐漸減小，導致柵極對溝道中電子的控制減弱，短溝道效應顯著增加，因此平面型場效應晶體管在22 nm以下工藝節(jié)點的截止電流急劇增大。FinFET器件通過在絕緣襯底上構(gòu)造高而薄的鰭結(jié)構(gòu)，增大柵極圍繞溝道面積，加強柵極對溝道中電子控制，可克服平面型器件的短溝道效應，減少泄漏電流，其工作原理如圖1所示。

圖1 工作原理圖

1.2 FinFET工藝

空間輻射過程會在半導體材料及界面造成電離和位移損傷，通過改進工藝參數(shù)或改變器件結(jié)構(gòu)能夠有效降低器件的敏感性，實現(xiàn)半導體器件的抗輻射加固，因此，本部分先對FinFET工藝進行簡要介紹。FinFET工藝主要流程包括鰭刻蝕、氧化物沉積、氧化物化學機械拋光、氧化物刻蝕、柵氧化層沉積、多晶硅沉積等步驟，如圖2所示。一方面，通過鰭刻蝕能夠有效調(diào)節(jié)鰭寬、鰭長和鰭間距，實現(xiàn)總電離劑量抗輻射加固；另一方面，在FinFET工藝過程中通過離子注入增大溝道中摻雜濃度，抑制反型層形成，減小總劑量效應導致的泄漏電流。目前，F(xiàn)inFET工藝器件節(jié)點已經(jīng)縮小到5 nm，并向3 nm發(fā)展，通過工藝改進在提升器件性能的同時，增強器件的抗輻射性能是FinFET器件研究的重點。

圖2 FinFET工藝加工流程

2 FinFET器件的總電離劑量效應

從FinFET器件工作原理可以看出，與平面型場效應晶體管相似，F(xiàn)inFET器件的開關狀態(tài)是通過氧化物進行控制，且FinFET器件柵極三面均由氧化物構(gòu)成，所以總電離劑量輻射過程產(chǎn)生的氧化物電荷會對FinFET器件性能產(chǎn)生顯著影響，本部分從工藝參數(shù)和材料對FinFET器件的抗輻射性能進行了詳細分析。

2.1 工藝參數(shù)對FinFET器件總劑量效應影響

工藝參數(shù)會直接影響FinFET器件的性能及抗輻射性能，所以本部分從工藝參數(shù)中的溝道摻雜濃度、基體摻雜濃度和鰭尺寸對FinFET器件總電離劑量效應進行分析。

(1)摻雜濃度對FinFET器件總劑量效應影響

總電離劑量輻射效應會使溝道中形成反型，其反型難易程度與溝道中元素摻雜濃度緊密相關，所以通過改變溝道摻雜濃度的方式有望改善FinFET器件的抗輻射性能。文獻[14]通過Co60輻照實驗研究發(fā)現(xiàn)，因為輻照導致氧化物中俘獲電荷數(shù)量逐漸增多，所以器件閾值電壓漂移量隨輻照劑量增大而增大，而且受到器件偏壓和溝道中摻雜元素濃度的影響，在10 M(rad)輻照劑量下，不同器件偏壓下的閾值電壓漂移量基本相同。雖然不同摻雜濃度下的閾值電壓差異明顯，但這是由于摻雜濃度增大改變了初始閾值電壓，所以通過比較輻照前后閾值電壓變化量的百分比，發(fā)現(xiàn)不同溝道摻雜濃度下的百分比變化量基本相同，如圖3所示。

圖3 不同溝道摻雜濃度下，輻照前后FinFET器件電性能變化[14]

總電離劑量效應會使溝道阻止區(qū)域中的寄生晶體管開啟，而且寄生晶體管的開啟與溝道阻止區(qū)的摻雜濃度緊密相關，所以溝道阻止區(qū)摻雜濃度對FinFET器件總電離劑量效應有著顯著影響。對于體硅FinFET器件，當其柵氧化層厚度很小時，空穴能夠從氧化物中快速脫離，所以此時的總電離劑量效應主要由淺溝槽隔離(Shallow-trench Isolation，STI)中的氧化物導致。文獻[15]通過Sprocess仿真研究，發(fā)現(xiàn)STI區(qū)域俘獲的空穴在開態(tài)下主要分布在STI區(qū)域頂部，通過增大溝道阻止區(qū)的摻雜濃度，使寄生晶體管反型層難以形成，進而降低FinFET器件電離總劑量效應，如圖4所示。

圖4 溝道阻止區(qū)摻雜濃度對關態(tài)泄漏電流的影響[15]

對于SOI FinFET器件，其受電離輻照引起的俘獲電荷可位于硅和二氧化硅界面、STI側(cè)壁和埋氧層界面。文獻[16]通過提高基體摻雜濃度，有效阻止了漏電通道形成，所以當輻照感生電荷密度為1012cm-2時，其總電離劑量效應仍不明顯。隨著輻照劑量進一步增大，氧化物中感生電荷密度逐漸增大，當感生電荷密度增大到1013cm-2時，器件的總電離劑量效應開始顯現(xiàn)，如圖5所示。

圖5 輻照前后漏電流[16]

(2)鰭尺寸對總劑量效應影響

三維器件中鰭的各側(cè)面尺寸相近，使器件中電場間存在耦合作用，所以鰭工藝尺寸的變化會對器件性能產(chǎn)生顯著影響。文獻[17]通過研究體硅FinFET器件在X射線下的行為變化，發(fā)現(xiàn)當鰭寬減小時，STI中由輻照引起的電荷更靠近于溝道中部，對勢壘高度影響也更顯著，因此通過增大鰭片寬度，可有效增強FinFET器件抗總電離劑量效應的能力，如圖6所示。針對FinFET器件關態(tài)漏電流大的問題，文獻[18]設計一種BOI FinFET(Body-On-Insulator FinFET)結(jié)構(gòu)，該結(jié)構(gòu)以FinFET器件結(jié)構(gòu)為基礎，然后在柵下方與STI交界處添加一層氧化物。因為溝道下方輻照誘導的泄漏電流被抑制，所以相比于未加固FinFET器件，BOI FinFET器件的關態(tài)漏電流隨著鰭寬減小未出現(xiàn)顯著增大。

對于SOI FinFET器件，文獻[19]通過X射線實驗研究，發(fā)現(xiàn)柵極側(cè)壁會影響鰭和埋氧層間勢壘，當鰭寬減小時，柵極側(cè)壁對勢壘作用增強，使輻照所致的俘獲空穴對器件影響降低；同時，采用將柵極側(cè)壁延伸至埋氧層中的方法，能夠有效減少溝道下方的電荷俘獲。與文獻[19]研究結(jié)論相似，文獻[20]也發(fā)現(xiàn)窄鰭FinFET總電離劑量效應更弱，當鰭寬增大時，由于埋氧層中電荷分布不均勻，所以亞閾值擺幅會發(fā)生更明顯的退化，使得寬鰭在輻照作用下的開關速率顯著降低。同時，文獻[21]發(fā)現(xiàn)當鰭寬減小時，F(xiàn)inFET器件漏端電流逐漸減小，同時，低頻噪聲結(jié)果顯示SOI FinFET器件的氧化物陷阱密度隨鰭寬減小而增大，寬鰭中氧化物陷阱多位于硅和二氧化硅界面[15, 21]。

圖6 不同鰭寬下輻照前后性能對比[17]

對于體硅FinFET器件，文獻[22]發(fā)現(xiàn)當輻照劑量達到300 krad(SiO2)時，關態(tài)泄漏電流和閾值電壓漂移量均隨溝道長度的增大而減小，如圖7所示[17, 22]。因為與短溝道相比，當俘獲電荷濃度相同時，長溝道SOI FinFET器件的寄生晶體管強度較弱，所以背溝道寄生晶體管漏電流隨溝道長度增加而減弱[17]?？傮w上，體硅FinFET器件和SOI FinFET器件的電性能退化均隨溝道長度的減小而增強。

圖7 相同輻照劑量下，溝道長度對體硅FinFET器件漏電流的影響[22]

因為FinFET器件尺寸很小，所以不同鰭間距也會對其抗輻照性能產(chǎn)生顯著影響。文獻[17]研究了不同鰭間距下體硅FinFET器件電性能，發(fā)現(xiàn)因為STI中氧化物陷阱電荷數(shù)量與STI厚度成比例，鰭間STI中的電場會將電荷掃向寄生通道界面，所以鰭間距增大不僅使得STI中的陷阱電荷增多，還會導致寄生晶體管效應增強，總劑量效應隨鰭間距增大而增大，如圖8所示。對于SOI FinFET器件，因為埋氧中俘獲電荷對器件電性能影響更明顯，所以STI中俘獲電荷不是性能退化的主要因素。

圖8 不同輻照劑量下，鰭間距對體硅FinFET器件泄漏電流的影響[17]

2.2 新型FinFET器件總劑量效應

(1)柵介質(zhì)對FinFET器件總劑量效應影響

為避免小尺寸器件的柵介質(zhì)漏電，常采用高k介質(zhì)材料作為柵避免電子隧穿，達到降低泄漏電流和增強可靠性的目的。文獻[23]采用50 kV X射線輻照以HfO2為柵極的體硅FinFET器件，當輻照劑量小于58 krad(SiO2)時，閾值電壓漂移量顯著增大，而隨著輻照劑量進一步增加，閾值電壓增長速率變慢，如圖9所示。當鰭數(shù)目大于2時，F(xiàn)inFET器件閾值電壓漂移量隨鰭數(shù)目變化基本相同，但當鰭數(shù)目為2時，其閾值電壓漂移量顯著增大。

圖9 不同材料作為柵的閾值電壓漂移量[23-25]

文獻[24]構(gòu)造以SiO2和HfO2為柵的體硅FinFET器件和SOI FinFET器件，隨著X射線輻照劑量增大，因為STI中俘獲電荷影響，所以體硅FinFET器件的閾值電壓向負向移動，如圖9所示；SOI FinFET器件因為受埋氧俘獲電荷等因素影響，所以當輻照劑量小于500 krad(SiO2)，閾值電壓也向負向移動，而隨劑量進一步增大，柵氧化層/Si和Si/氧化物埋層(BOX)負電性界面態(tài)間發(fā)生耦合，且SiO2中輻照產(chǎn)生的電子在正偏壓下傳輸?shù)紿fO2中，所以Vth正向移動。

文獻[25]通過TCAD仿真研究以Al2O3為柵極的SOI FinFET器件，發(fā)現(xiàn)當γ源的輻照劑量從100 krad增大到1 Mrad過程中，器件的閾值電壓漂移量明顯增大，如圖9所示。而且與HfO2相比，以Al2O3作為柵極的FinFET器件閾值電壓漂移更小。

(2)體材料對FinFET器件總劑量效應影響

除了柵極氧化物外，學者們也對半導體材料進行了廣泛探索。文獻[26]在Si(100)襯底上制備了Ge FinFET器件，其鰭和溝道分別為Ge和Si0.3Ge0.7，柵極為SiO2和HfO2，如圖10所示。輻照前后Ge FinFET器件性能均優(yōu)于平面型Ge MOS器件，隨著X射線輻照劑量增大，器件跨導退化小于5%，閾值電壓漂移小于40 mV，如圖10(c)所示。與體硅nMOS FinFET器件相比，因為Ge FinFET器件鰭底部拐角處的STI厚度更小、寄生結(jié)構(gòu)影響更低、底部N型摻雜的擴散，所以P型Ge FinFET器件的抗總劑量能力更強。

圖10 Ge FinFET器件結(jié)構(gòu)圖及閾值電壓漂移[26]

文獻[27]通過在Si (100)晶面上生長InGaAs，制備了以HfO2、Al2O3和TiN為柵的InGaAs FinFET器件。X射線入射后的體系中存在大量的電子-空穴對，當它們被界面或氧化物俘獲后，會使閾值電壓漂移。相比于負偏壓下，因為正偏壓下HfO2會俘獲更多電子，導致正偏壓下柵介質(zhì)中凈正電荷更少，所以正偏壓下閾值電壓漂移量低于負偏壓，如圖11所示。由于氧化物的靜電效應，所以柵極長度短的器件抗輻射性能低于柵極長度長的器件。

圖11 InGaAs FinFET器件結(jié)構(gòu)圖以及閾值電壓漂移[27]

3 FinFET器件的單粒子效應

當高能帶電粒子穿過半導體器件時，因其電離作用而在器件內(nèi)部引入大量的電子-空穴對，當未復合的電子-空穴對被敏感體收集后，會造成非破壞性的軟錯誤或破壞性的硬錯誤，進而嚴重影響在軌航天器的穩(wěn)定性、可靠性和壽命，引發(fā)單粒子效應(Single Event Effect，SEE)。核輻射、地球輻射帶、銀河宇宙線、太陽活動產(chǎn)生的高能帶電粒子以及電磁輻射產(chǎn)生的電磁波是單粒子效應的重要成因。單粒子效應主要包括單粒子翻轉(zhuǎn)(Single Event Upset，SEU)、單粒子閂鎖(Single Event Latch effects，SEL)、單粒子瞬態(tài)(Single Event Transient，SET)、單粒子燒毀(Single Event Burnout，SEB)和單粒子柵穿(Single Event Gate Rupture，SEGR)，它們的基本物理機制為電荷收集，主要影響因素包括電荷擴散、漂移和雙極放大三種，本部分從LET值和工藝參數(shù)對FinFET器件的單粒子效應進行了詳細分析。

3.1 不同LET值下FinFET器件的單粒子效應

單粒子效應與線性能量傳輸(Linear Energy Transfer，LET)緊密相關，隨著LET值增大，脈沖半峰寬及峰值電流都增大。文獻[28]研究發(fā)現(xiàn)在LET為90 MeV·cm2/mg時，電荷收集量和電流峰值約是10 MeV·cm2/mg的2倍和10倍，但通過改變工藝參數(shù)，如摻雜劑量和摻雜位置等，能夠使電荷收集量降低38%，如圖12所示。文獻[29]通過TCAD模擬研究，發(fā)現(xiàn)器件電壓與SEU截面相關，當LET值較低時，SEU截面隨供給電壓減小而顯著增大，但是當LET值較高時，SEU截面隨供給電壓減小而線性增大。

圖12 不同LET值下P型FinFET器件的性能變化[28]

除了工藝參數(shù)和器件狀態(tài)，對于P型FinFET器件，文獻[30]研究了負偏壓溫度不穩(wěn)定性(Negative Bias Temperature Instability, NBTI)與輻射效應間的關系，可見隨著時間延長，漏端電流逐漸飽和，隨著漏端電荷積累，漏端電流會進一步增大；電路故障時間隨入射粒子能量降低而增大，而壓降隨粒子能量增大而增大，如圖13所示。因此，NBTI不僅會增加電路故障時間，導致瞬態(tài)錯誤轉(zhuǎn)化軟錯誤的概率增加，還會降低軟錯誤探測概率。

圖13 離子穿過器件后的性能變化[30]

此外，文獻[31]通過模擬研究發(fā)現(xiàn)，SEU截面和LET的能量緊密相關，對于LET能量較低的重離子，只有當重離子直接穿過漏極才會造成SEU，離子穿過16nm FinFET器件漏極的概率比平面型器件低，所以其SEU截面遠小于28 nm；對于LET能量較高的重離子，F(xiàn)inFET器件基體會出現(xiàn)明顯的電荷收集，導致不同尺寸下FinFET器件的SEU截面基本相同，如圖14所示。因為臨界電荷和驅(qū)動電流的影響，所以LET能量較低時，SEU截面隨供給電壓的增大而減小，而LET能量較高時，供給電壓對SEU截面的影響較小。

圖14 FinFET器件的SEU截面[31]

3.2 工藝參數(shù)對FinFET器件單粒子效應影響

工藝參數(shù)會影響輻射后產(chǎn)生的電子-空穴對數(shù)目及其轉(zhuǎn)移能力，通過調(diào)節(jié)和優(yōu)化工藝參數(shù)的方式可以達到提升FinFET器件抗單粒子效應的目的，本文從源/漏摻雜濃度、基體摻雜濃度和鰭尺寸三個方面對不同工藝參數(shù)下的單粒子效應進行闡述。

(1)摻雜濃度對FinFET器件單粒子效應影響

FinFET器件的亞閾值擺幅、關斷電流、跨導和閾值電壓與源區(qū)、漏區(qū)和溝道的摻雜濃度緊密相關，所以源區(qū)和漏區(qū)的摻雜濃度會影響器件性能，進而影響器件的單粒子效應[32-33]。文獻[34]采用Sentaurus TCAD進行模擬研究，發(fā)現(xiàn)當FinFET器件源端摻雜濃度增加時，SET產(chǎn)生的電流脈沖幅度和寬度也會顯著增大；當漏極摻雜濃度增大時，器件漏極電流會隨著漏極摻雜濃度增加而減小，達到提升FinFET器件抗單粒子輻照效應的目的，但因為漏極能夠中和大量的電子-空穴對，所以脈沖電流寬度變化很小，如圖15所示。

圖15 摻雜濃度對SET的影響[34]

除了增大漏端摻雜濃度，當襯底摻雜濃度增大時，F(xiàn)inFET器件的最大漏端電流也會降低，且電流變化量大于源和漏摻雜導致的電流變化量。從圖16可見，當襯底摻雜濃度下降一個數(shù)量級時，離子入射后產(chǎn)生的電流峰值增大了三倍，因此通過提高襯底摻雜濃度能夠有效提升器件的抗單粒子輻射性能[34]。

圖16 襯底摻雜濃度對SET的影響[34]

(2)鰭尺寸對單粒子效應影響

文獻[35]通過Sentaurus TCAD仿真，研究了體硅FinFET器件的單粒子效應，發(fā)現(xiàn)由源、漏及柵組成的柵雙極晶體管，單粒子穿過不會導致源和柵間勢壘降低；對于由源、漏及阱組成的阱雙極晶體管，單粒子穿過會導致源和漏間勢壘高度顯著降低，而且從圖17可以看出，體硅FinFET器件的SET電荷收集量和放大系數(shù)隨鰭寬增大而增加，但與鰭高基本無關。

圖17 鰭寬對器件性能的影響[35]

對于SOI FinFET器件，文獻[36]采用Ca和Kr作為離子輻照源研究了SET，發(fā)現(xiàn)LET增大會增大電荷收集量，而且因為窄鰭會對體電勢控制增強，所以寬鰭電荷收集能力大于窄鰭；同時柵長減小會使浮體效應增強，進而導致寄生電荷放大作用增強。由于埋氧層會隔離溝道和襯底，因此，漏斗效應和擴散引入的電荷收集可以忽略不計，電荷收集主要來自于源和溝道間PN結(jié)和基體溝道電勢變化，文獻[37]采用Sentaurus TCAD仿真研究SOI FinFET器件，發(fā)現(xiàn)當重離子穿過SOI FinFET器件時，鰭長增大會使寄生雙極晶體管放大效應降低，而鰭高和鰭寬增大會使寄生晶體管放大效應增強，而且SOI FinFET器件漏極耗盡區(qū)的雙極放大效應對重離子輻照最為敏感，當入射位置在FinFET器件的漏極區(qū)域時，SET瞬態(tài)電流達到最大。

文獻[38]通過TCAD模擬仿真，發(fā)現(xiàn)體硅FinFET器件的電荷收集量和SET脈沖寬度隨鰭寬增加而增加，而SOI FinFET器件的電荷收集量和SET脈沖寬度先增大后飽和，前者的電荷收集量和SET脈沖寬度均高于后者，且二者差距隨鰭寬的增大而變得更加顯著。同時，還發(fā)現(xiàn)體硅FinFET器件和SOI FinFET器件發(fā)生SEU的LET閾值均隨鰭寬增加而減小，相同工藝節(jié)點下SOI FinFET器件比體硅FinFET器件的SEU LET閾值大，而且SOI FinFET器件變化速率更快[38-39]。

對于LET值低的重離子，文獻[40]通過Sentaurus TCAD仿真，發(fā)現(xiàn)當SOI FinFET器件鰭寬固定，SET產(chǎn)生的電荷收集量和臨界電荷量均隨鰭高增加而增加，但電荷收集量變化率高于臨界電荷量，所以LET值低的重離子也會導致位翻轉(zhuǎn)[35, 40]。另一方面，隨著鰭高增加，離子入射會產(chǎn)生更多的電子-空穴對，不僅造成SOI FinFET器件漏極電荷收集量增多，還使雙極放大效應增大，導致SEU所需的能量降低[41]。同時，隨著鰭高增加，雖然SEU LET閾值降低，導致SOI FinFET器件軟錯誤增加，但是在不增加面積的條件下，由其構(gòu)成的SRAM單元靜態(tài)噪聲容限增大[42]。對于LET值高的重離子，文獻[35]發(fā)現(xiàn)雙極放大系數(shù)從1.38增加到1.41，表明鰭高對體硅FinFET器件的雙極放大效應影響有限，但由于體硅FinFET器件敏感體增大，所以電荷收集量隨鰭片高度增大而增加，如圖18所示。

圖18 鰭高對器件性能的影響[35]

當同時考慮鰭寬和鰭高的變化時，因為鰭寬對雙極放大系數(shù)和電荷收集量影響大于鰭高，所以在鰭寬增大和鰭高減小的條件下，文獻[35]發(fā)現(xiàn)體硅FinFET器件的SET電荷收集量和雙極放大系數(shù)增加，如圖19所示。

圖19 鰭寬高比對器件性能的影響[35]

4 結(jié) 語

作為后摩爾時代技術標志，F(xiàn)inFET器件已經(jīng)在Intel處理器中得到廣泛的應用，但如何實現(xiàn)體硅FinFET器件和SOI FinFET器件的優(yōu)勢融合，達到提高抗輻射性能的目的，一直是FinFET器件發(fā)展的難點。本文從FinFET器件的摻雜濃度、結(jié)構(gòu)尺寸和材料種類等多個角度，對FinFET器件的總劑量電離效應和單粒子效應進行了分析，可以歸納為以下四點。

1)通過提高溝道和基體摻雜濃度，減小總劑量電離效應；2)對于體硅FinFET器件和SOI FinFET器件，可分別采用增加和降低鰭寬的方式降低總劑量電離效應；3)采用減小源端和增大漏端摻雜濃度的方式，降低FinFET器件的單粒子效應；4)通過減小FinFET器件鰭寬度，使FinFET器件電荷收集量降低，進而降低其單粒子效應。

除了本文綜述的摻雜濃度、尺寸和材料的抗輻射加固方法，還可以從以下三點進行FinFET器件的抗輻射加固，1)改變柵極氧化物生長工藝，采用低溫氧化結(jié)合摻雜方式制備薄柵氧化層；2)針對SOI FinFET器件，采用源區(qū)淺結(jié)結(jié)構(gòu)，消除電離輻照導致的背溝道漏電；3)對于由新材料組成的FinFET器件，通過改進工藝降低界面間的失配和缺陷。

目前，F(xiàn)inFET器件抗輻射性能仍是研究的重點和難點，如何改進器件結(jié)構(gòu)和工藝方法，使器件常規(guī)性能提升的同時，還能夠滿足其抗輻射性能的需求，對我國面向航空航天FinFET器件發(fā)展具有重要意義。