付文濤，孫 婭，韋洪蘭，席振銖，黃基文,，李 麗,3

(1.中南大學 地球科學與信息物理學院，湖南 長沙 410083；2.湖南五維地質科技有限公司，湖南 長沙 410083;3.山西省地震局，山西 太原 030021)

1 引 言

在利用大地電磁法采集有用信號的過程中，儀器所使用的ADC(Analog to Digital Converter)發(fā)揮著極大作用，目前市場上的ADC不滿足大地電磁儀廣范圍頻率的采集，并且對噪聲的壓制不理想。為此，前人在電磁勘探方法、數(shù)據(jù)處理及探測儀器上進行了大量的濾波研究。在數(shù)據(jù)處理中使用的濾波方法也在不斷更新，從基于人工神經網(wǎng)絡的濾波方法[1]、遠參考法[2]、自適應濾波[3]、小波變換法[4,5]、數(shù)學形態(tài)濾波[6,7]等單濾波方法轉變到了組合濾波方法[8,9]。在基于大地電磁儀的濾波方面主要分為模擬濾波及數(shù)字濾波。模擬濾波主要對50 Hz、60Hz工頻及其諧波干擾進行濾除，常采用模擬陷波濾波器[10,11]以及開關電容濾波器[12]。在一些研究中也對自身電路的噪聲等進行了低通或者高通濾波[13,14]。早些時期由于FPGA(Field Programmable Gate Array)芯片內部資源較少，不能滿足高階數(shù)字濾波處理，前人基于DSP(Digital Signal Processing)芯片[15]或者專用數(shù)字濾波器芯片[16]研究數(shù)字濾波，一部分儀器也采用DSP芯片進行數(shù)字濾波設計[17,18]；另一部分則完全依靠模數(shù)轉換器的數(shù)字濾波功能[19,20]。隨著FPGA芯片的發(fā)展，其內部資源已經開始能滿足低階數(shù)字濾波設計，一些基于FPGA的低階數(shù)字濾波設計應用到了大地電磁儀采集系統(tǒng)中[21]。

近年來，市場上一些FPGA芯片的內部資源已經足夠滿足高階數(shù)字抽取濾波器的設計，且相應的設計工具也內嵌了各種DSP IP(Intellectual Property)核，包括FIR(Finite Impulse Response Digital Filter) IP 核，極大地方便了高階數(shù)字濾波設計。在數(shù)字濾波中，相對IIR(Infinite Impulse Response Digital Filter,無限沖激響應濾波器)，F(xiàn)IR(有限沖激響應濾波器)具有穩(wěn)定性高、通帶內具有嚴格的線性相位、可利用傅里葉變換加快計算速度、易于在FPGA中實現(xiàn)等優(yōu)點。因此本文提出將模數(shù)轉換器中的濾波與FPGA中設計的數(shù)字FIR抽取濾波器級聯(lián)，達到高倍抽取的目的，從而在減少處理數(shù)據(jù)量的同時滿足低頻信號采集的要求。

2 級聯(lián)ADC高倍抽取濾波設計

目前先進的大地電磁儀都是基于模數(shù)轉換器(ADC)作為采集卡，常使用的ADC的數(shù)據(jù)輸出速率如表1所示。由表1可見，所使用的ADC最小數(shù)據(jù)輸出速率均大于100 sps，達不到低頻設計要求。

表1 ADC數(shù)據(jù)輸出速率對比

為了解決采集卡不滿足低頻采集的現(xiàn)狀，考慮到近幾年來FPGA芯片內部資源的豐富化，本文在FPGA上實現(xiàn)高階FIR抽取濾波器，共同構成了大地電磁儀接收機的數(shù)字抽取濾波系統(tǒng)(圖1)。

圖1 級聯(lián)式抽取系統(tǒng)Fig.1 Cascade decimation system

級聯(lián)式抽取系統(tǒng)中的總抽取倍數(shù)R為：

R=RADC*RFPGA

(1)

其中，RADC為ADC中濾波抽取倍數(shù)；RFPGA為FPGA中濾波抽取倍數(shù)；R，RADC，RFPGA均為無量綱單位。

該系統(tǒng)輸出采樣率fso為：

(2)

其中，fsi為輸入采樣率，單位為sps。

該方案具有較大優(yōu)勢：①實現(xiàn)高倍低通抽取濾波，將需要的低頻信號保留，有利于分析所采集的地球深部信號；②降低數(shù)據(jù)速率，減少數(shù)據(jù)量，可以減少對FPGA及ARM(Advanced RISC Machine)中儲存的占用，以滿足長時間的采集，并且減少數(shù)據(jù)量的同時也降低了FFT(Fast Fourier Transform，快速傅里葉變換)運算量，有利于提高運算速度；③抗混疊，避免了數(shù)據(jù)由于低通濾波而產生的混疊；④充分利用了FPGA資源，避免FPGA資源浪費；⑤避免了選用DSP或專用數(shù)字濾波等多個器件而帶來的不同器件接口問題。

ADS1282具有高信噪比、低噪聲、可編程增益放大器、靈活的數(shù)字濾波結構、低功耗、同步輸入等優(yōu)點。該模數(shù)轉換器還具有高通濾波調試、可編程增益放大調試、數(shù)據(jù)速率調控、數(shù)字濾波結構及相位選擇、偏移誤差校正等功能。且為用戶提供了可選擇數(shù)字濾波器結構(圖2)，為級聯(lián)設計提供了方便。因此本文以ADS1282為例進行級聯(lián)式數(shù)字抽取濾波器設計。

如圖2所示，ADS1282采集卡的數(shù)字抽取濾波器結構可作為抽取數(shù)可設置為8～128的可調Sinc Filter與抽取數(shù)為32的FIR濾波器級聯(lián)，該結構最小輸出采樣率只有250 sps。為此利用ADS1282為用戶提供了可選擇數(shù)字濾波器結構進行設計，設計中保留采集卡原有的Sinc Filter，應用本文所設計的FIR抽取濾波器。在上述方案中，經過Sinc Filter的最小輸出采樣率為8 000 sps。

圖2 ADS1282的數(shù)字濾波器結構Fig.2 Digital filter structure of ADS1282

3 級聯(lián)FPGA的抽取濾波器設計

3.1 FIR抽取濾波器的設計

基于FPGA的FIR抽取濾波器指標如下：通帶截止頻率fc為30 Hz，阻帶起始頻率fst為64 Hz，輸入采樣率8 000 Hz，帶外壓制為137 dB，通帶平坦度為0.01 dB，設計方法為Equiripple，采用的是最小階數(shù)設計法，最終總階數(shù)為1 395。

其中,通帶截止頻率fc滿足抗混疊條件：

fsi≥2Rfc

(3)

歸一化條件為：

(4)

根據(jù)歸一化條件對通帶截止頻率及阻帶起始頻率進行歸一化處理，方便濾波器設計。歸一化通帶截止頻率為0.007 5，無量綱單位。歸一化阻帶截止頻率為0.016，無量綱單位。

為了滿足高階抽取，固定量化系數(shù)為24 bit?；贔PGA的大地電磁儀接收機控制系統(tǒng)中數(shù)據(jù)位寬為32 bit，因此濾波器的輸入位寬為32 bit。所設計的濾波器滿足128倍抽取數(shù)，最小輸出采樣率為62.5 Hz。采用線性偶對稱結構設計減少FPGA內部資源占用。如圖3所示在通帶及過渡帶范圍內，所設計的濾波器的相位是嚴格線性的。

圖3 濾波器設計效果Fig.3 Effect diagram of filter design

3.2 FIR抽取濾波器的仿真

3.2.1 基于Simulink的FIR抽取濾波器的仿真

Simulink是嵌入在Matlab中的模塊，具有強大仿真功能。本次設計的濾波器在Simulink中進行仿真。

如圖4所示，三個輸入波形均為Sine Wave，根據(jù)濾波器設計的通帶截止頻率及阻帶起始頻率，將輸入波形分別設置為20 Hz、50 Hz及80 Hz。其中處于通帶范圍內的20 Hz正弦波幅值為1，處于過渡帶范圍內的50 Hz正弦波幅值為0.5，處于阻帶范圍內的80 Hz正弦波幅值為1.5，如圖5所示。

圖4 FIR抽取濾波在Simulink中的仿真Fig.4 Simulation of FIR decimation filter in Simulink

圖5 20 Hz、50 Hz及80 Hz正弦波Fig.5 20 Hz,50 Hz and 80 Hz sine waves

經過Add模塊將三個頻率進行疊加并輸入前面設計好的濾波器中。最后利用Scope模塊展示出濾波前及濾波后的波形。

根據(jù)圖6所示，本文所設計的濾波器成功濾除掉頻率為80 Hz及50 Hz的信號，保留了頻率較低的20 Hz信號，說明該濾波器的功能滿足設計要求。

圖6 Simulink仿真中濾波前后的輸出Fig.6 Output before and after filtering in Simulink simulation

3.2.2 基于FPGA的FIR抽取濾波器的仿真

利用FDAtool設計好的數(shù)字抽取濾波器以.coe(系數(shù))文件類型導出系數(shù)，并將系數(shù)導入vivado設計軟件中的FIR IP核中。根據(jù)上述FIR抽取設計指標設置好FIR IP核，對其進行功能仿真。利用Matlab生成1 Hz正弦波及80 Hz正弦波疊加的混頻波，將混頻波輸入FIR IP核的數(shù)據(jù)輸入端口中。

如圖7所示，設計的濾波器在FPGA中得以實現(xiàn)，濾除了80 Hz的“高頻”，保留了1 Hz的“低頻”，驗證了該濾波器基于FPGA的功能可實現(xiàn)性。設計的FIR輸出為全精度輸出，輸出位寬為64 bit。考慮到硬件資源，對濾波器輸出采用了截位。去除高位多余的符號位及低位的部分小數(shù)位，保留了32 bit的輸出。從仿真圖可以看出，根據(jù)上述方法截位的32 bit輸出波形與64 bit全精度輸出波形相同，說明該截位方法在該設計中具有應用價值。

圖7 基于Vivado的仿真圖Fig.7 Simulation diagram based on Vivado

4 抽取濾波器在大地電磁儀采集系統(tǒng)中的應用

采用FPGA+ARM片上系統(tǒng)來設計大地電磁儀采集系統(tǒng)具有很大優(yōu)勢，既能提高數(shù)據(jù)的傳輸速度，又能提高數(shù)據(jù)傳輸?shù)姆€(wěn)定性。將設計好的抽取濾波以IP核形式嵌入基于FPGA的控制系統(tǒng)中。

如圖8所示，利用所設計的ADS1282控制模塊分別將5個通道ADS1282所采集的數(shù)據(jù)緩存到FIFO中，再利用AXI_DATA_FIR模塊進行接口轉換設計，并將數(shù)據(jù)輸入到FIR IP核中，F(xiàn)IR濾波輸出數(shù)據(jù)經過AXI_DATA_DMA模塊轉換輸入到PL的AXI_DMA中。該設計采用5個通道并行設計，提高了數(shù)據(jù)的傳輸及處理能力，極大地縮短了采集時間。

在FIR IP核與AXI_DATA_FIR模塊及AXI_DATA_DMA模塊互連中，需要對接口進行設計。設計的接口如圖9所示，該數(shù)據(jù)傳輸主要基于AXI_STREAM模式。該模式下，不需要地址的傳輸，減少了握手信號，進而減少了數(shù)據(jù)傳輸延時，且增強了數(shù)據(jù)突發(fā)能力。

將設計好的FPGA+ARM控制系統(tǒng)進行物理約束，并進行綜合及布局布線，進而分析其功耗及資源占用情況。

如圖10所示，被占用的資源最高的為PLL(Phase Locked Loop)，僅為25 %，因此在資源占用率方面屬于正常范圍。在功耗方面，動態(tài)功耗為1.787 W，總功耗小于2 W，因此功耗也在正常范圍內。

圖8 大地電磁儀采集系統(tǒng)Fig.8 Magnetotelluric instrument acquisition system

圖9 FIR IP核接口設計Fig.9 FIR IP core interface design

圖10 資源占用及功耗分析Fig.10 Analysis of resource occupation and power consumption

5 結 論

1)本文提出將ADC的數(shù)字濾波與基于FPGA的數(shù)字抽取濾波級聯(lián)的方案，實現(xiàn)了高倍抽取，使大地電磁儀在使用單種采集卡(ADC)的基礎上滿足更低頻率的采集，進而減少了采集系統(tǒng)的功耗以及儀器的體積。

2)采用了系數(shù)線性偶對稱結構的FIR濾波設計，減少了對FPGA中的乘法器等資源的消耗，也減少了功耗；在Simulink及FPGA上分別對所設計的FIR進行仿真，驗證其功能的正確性及基于FPGA的功能可實現(xiàn)性。

3)采用AXI總線中的AXI_STREAM模式進行FIR IP核接口設計，使用更少的握手信號，不僅減少了傳輸延時，而且增加了數(shù)據(jù)突發(fā)傳輸?shù)哪芰?。在不影響輸出信號完整性的基礎上對AXI_DATA_DMA模塊數(shù)據(jù)輸出進行截位，保證了輸出精度，同時極大地減少了功耗及FPGA芯片內部資源的占用。

4)對包含高階FIR高倍抽取濾波器的大地電磁儀采集系統(tǒng)進行資源占用率及功耗分析，表明本文所設計的高階FIR高倍抽取濾波器在大地電磁儀采集系統(tǒng)中具有應用價值。