張欣， 倪豪， 褚志齊， 李方洲， 李春智

(天津工業(yè)大學 天津市電氣裝備智能控制重點實驗室，天津 300387)

0 引 言

無線電能傳輸(wireless power transport，WPT)技術可以實現電氣隔離，擺脫有形介質將電能從電源端傳遞至用電設備的一種電能傳輸方式。由于其傳輸電能方便靈活，具有廣闊的應用前景[1]。目前能夠實現無線電能傳輸的方式主要有電磁輻射式、電場耦合式、磁場耦合式、超聲波等[2-3]。磁耦合諧振式WPT則利用強磁耦合諧振技術，使其具有傳輸距離遠，傳輸功率大等優(yōu)點，因此得到了眾多關注[4-5]。感應耦合式無線電能傳輸技術中也有磁諧振，可以降低電能傳輸過程中的無功損耗，提高WPT系統(tǒng)的傳輸效率。在電能傳輸過程中，工作溫度、寄生參數和收發(fā)線圈距離等改變以及加入外界異物都會引起諧振頻率的變化，在電源頻率不變的情況下，系統(tǒng)會發(fā)生失諧，導致傳輸效率和功率大大降低[6-7]。

為了避免系統(tǒng)失諧，提高傳輸功率和效率，目前主要有阻抗匹配和頻率跟蹤控制兩種方法。文獻[8-11]均采用自適應阻抗匹配的方法改變系統(tǒng)的網絡參數來解決失諧問題。但是這種方法會使系統(tǒng)的其他參數也發(fā)生改變，在實際工程中互操作性不強。文獻[12-14]采用補償電容陣列的方法來調諧，方式較為復雜，不易實現，而且電容值之間的步長較大，因此調諧精確度有限。頻率跟蹤控制較前兩種方法實現簡單，跟蹤速度快，調整精度高等優(yōu)點，因此成為了研究的熱點。文獻[15]采用模擬鎖相環(huán)實現了頻率跟蹤，但是模擬鎖相環(huán)電路設計復雜，抗噪性能差且中心頻率不可變，鎖相范圍較窄。文獻[16]采用基于最大接收電壓的頻率跟蹤控制方法，該方法監(jiān)測接收端的電壓，根據電壓的反饋信息來調整發(fā)射源的頻率，但是這種頻率跟蹤的方法精確度較低。文獻[17]提出了一種基于短路電流檢測的新型頻率跟蹤方法，該方法可以在多個振蕩周期內實現精確的頻率校正，但是這種方法抗干擾性不足。文獻[18]采用DSP & FPGA編程方法實現頻率跟蹤控制，但是其跟蹤的頻率范圍有限(100～500 kHz)。文獻[19]通過FPGA編程的方法實現了一種全數字鎖相環(huán)，分析了鎖相環(huán)的數學模型，但是只是對頻率跟蹤控制進行探討，沒有研究頻率跟蹤范圍，也沒有相應的程序保證系統(tǒng)(ZVS)軟開關的實現。文獻[20]采用了一種微分鎖相環(huán)的失諧控制策略對系統(tǒng)諧振頻率進行跟蹤，減小了無線電能傳輸系統(tǒng)功率的波動程度。

本文針對無線電能傳輸過程中的頻率失諧現象，基于FPGA設計了一種具有動態(tài)分頻和動態(tài)時滯功能的自適應模值全數字鎖相環(huán)(all digital phase locked loop,ADPLL)，對發(fā)射線圈電流頻率和相位進行跟蹤。動態(tài)分頻功能使鎖相環(huán)中心頻率也能隨著線圈的諧振頻率波動而變化，提高了鎖相范圍；自適應模值功能可以根據相位差動態(tài)調節(jié)K模值，解決了傳統(tǒng)鎖相環(huán)鎖相精度和鎖相速度之間的矛盾；動態(tài)時滯功能可以對系統(tǒng)阻抗角進行控制，保證系統(tǒng)在不同工況下都呈弱感性，以實現ZVS軟開關；利用FPGA實現的頻率跟蹤系統(tǒng)為全硬件結構，比傳統(tǒng)的頻率跟蹤系統(tǒng)的跟蹤速度更快。將該鎖相環(huán)應用于感應耦合式WPT技術，實現了全數字無線電能傳輸控制系統(tǒng)。

1 基于雙邊SS-WPT系統(tǒng)模型

1.1 耦合電路模型

無線電能傳輸主要有四種基本拓撲結構，分別為串-串(SS)型，串-并(SP)型，并-串(PS)和并-并(PP)。其中SS型最為結構簡單，易于分析[21]。因此本文采用SS型拓撲結構。

圖1為SS型拓撲結構等效模型。其中：C1、C2分別為發(fā)射端和接收端的補償電容；L1、L2分別為接收線圈和發(fā)射線圈電感；M為線圈互感；R1、R2分別為發(fā)射線圈和接收線圈的電阻；R0為負載電阻。

圖1 SS型拓撲結構等效電路Fig.1 SS topology equivalent circuit

1.2 頻率跟蹤控制原理分析

由圖1可得，發(fā)射線圈等效阻抗為

(1)

接收線圈等效阻抗為

(2)

根據圖1，采用回路電流法可得回路電流方程：

(3)

聯立方程可得發(fā)射線圈和接收線圈的回路電流為：

(4)

(5)

由此可得，發(fā)射端輸入效率P1、負載R0的接收功率P2分別為：

(6)

(7)

系統(tǒng)的傳輸效率為

(8)

當系統(tǒng)處于串聯諧振狀態(tài)時虛部為0，Z1=R1，Z2=R0+R2，此時最高傳輸效率為

(9)

當電源輸出頻率與兩線圈諧振頻率相等時，可以實現電能最大效率傳輸。

接收線圈對發(fā)射線圈的引入阻抗

(10)

發(fā)射線圈的引入阻抗

(11)

原邊電壓與電流的相位角可通過Zin得出

(12)

其中互感

(13)

諧振角頻率為

ω=2πf。

(14)

從上式可以看出，系統(tǒng)阻抗角φ與ω、L1、L2、C1、C2、R1、R2、R0和k這些參數都有關系。系統(tǒng)在工作過程中，這些參數的變化都會引起系統(tǒng)阻抗角的變化，因此如何對系統(tǒng)阻抗角進行控制，使其不會因為參數的變化而變化至關重要。

2 FPGA頻率跟蹤方法

2.1 全數字鎖相環(huán)的結構和數學模型

圖2為全數字鎖相環(huán)的基本結構圖，主要由數字鑒相器、數字環(huán)路濾波器、脈沖增減控制單元和N分頻器組成。

圖2 全數字鎖相環(huán)基本結構圖Fig.2 Basic structure diagram of all-digital phase-locked loop

全數字鎖相環(huán)工作過程為：數字鑒相器對輸入信號Sig_in和反饋信號Sig_out進行相位比較，并根據反饋信號超前或滯后輸入信號輸出相位超前信號ah和相位滯后信號be。數字環(huán)路濾波器會根據接收到ah信號和be信號，輸出進位脈沖信號inc和借位脈沖信號dec，脈沖增減控制單元會根據inc信號和dec信號進行增減脈沖處理，經過N分頻器后反饋回數字鑒相器。

根據其輸出特性，得出其傳遞函數為：

(15)

(16)

化簡后得

(17)

其中：f0為系統(tǒng)時鐘頻率；K為數字環(huán)路濾波器的計數器模值；N為分頻系數。對本鎖相環(huán)進行研究，取f0為50 MHz，N為1 074，選擇不同的參數值K，利用Matlab對上述數學模型的不同K值進行階躍響應仿真，仿真結果如圖3所示。

圖3 鎖相環(huán)的階躍響應仿真圖Fig.3 Simulation diagram of the step response of the phase-locked loop

傳遞函數H(s)為慣性環(huán)節(jié)，要獲得良好的響應效果，要取合適的T值。由一階慣性的幅相特性可知，截止頻率會隨著T減小逐漸增大，轉折頻率會逐漸增大。從時域和頻域來看，系統(tǒng)的帶寬越大，時域的響應速度也就越快，系統(tǒng)跟蹤輸入信號的能力就越強。由式(16)可知，K值越小，在高頻率的采樣系統(tǒng)中，高控制頻率的系統(tǒng)性能越好，所取得的控制效果越好。

由仿真結果可知，當K=2時鎖相環(huán)的響應速度最快，但是調整步長最大，鎖定時的相位誤差也最大。隨著K值的增加，系統(tǒng)的響應速度變慢，但是調整步長變小，鎖定時的相位誤差也隨之減小。由此可知：模值K的取值可以根據數字鑒相器輸出的誤差大小來而定。當誤差較大時，應該選擇較小的K模值，可以縮短捕獲時間；當鑒相誤差較小時，應該選擇較大的K模值，可以提高鎖相精確度。因此，可以根據鑒相誤差的大小，設計一種自適應K模值的鎖相環(huán)系統(tǒng)，實時動態(tài)調整K模值的大小，以解決鎖相時間和鎖相精確度之間的矛盾。

2.2 自適應模值全數字鎖相環(huán)

為了解決傳統(tǒng)鎖相環(huán)鎖相時間和鎖相精確度之間的矛盾，本文改進了傳統(tǒng)的鎖相環(huán)，提出了一種自適應模值全數字鎖相環(huán)對發(fā)射線圈的電流進行實時快速跟蹤。自適應模值選擇模塊可以根據鑒相誤差實時動態(tài)調整K模值，使該鎖相環(huán)始終工作在最優(yōu)K模值狀態(tài)下，保證了控制系統(tǒng)的穩(wěn)定性和快速性。此ADPLL主要由數字鑒相器、數字環(huán)路濾波器、增減脈沖計數器、信號寬度測量以及動態(tài)分頻、動態(tài)時滯等部分組成，其整體結構圖如圖4所示。

圖4 改進的全數字鎖相環(huán)整體結構圖Fig.4 Improved overall structure diagram of all-digital phase-locked loop

數字鑒相器采用雙D觸發(fā)式鑒相器，主要由兩個D觸發(fā)器組成，主要功能是比較兩個信號的相位差。該鑒相器可在輸出相位超前信號ah和相位滯后信號be的同時輸出相位誤差信號ua。

如圖5所示，為自適應模值選擇模塊結構圖，由誤差量化環(huán)節(jié)、自適應模值控制器和數字環(huán)路濾波器組成。ua為鑒相器輸出的相位誤差信號，Clk為系統(tǒng)時鐘信號，Reset為系統(tǒng)復位信號。

圖5 自適應控制器結構圖Fig.5 Adaptive controller structure diagram

誤差量化環(huán)節(jié)根據數字鑒相器輸出的鑒相誤差ua來確定不同m值，輸出到自適應模值選擇器中。其主要原理是：當ua為高電平時，誤差計數器會對其進行計數，在ua的下降沿，誤差計數器清零，并將計數值以時鐘周期為單位轉換為計數值m。

自適應模值選擇控制器內有比較器和數據選擇器，可將計數值m與預先設定的值Emax=150、Emid=50、Emin=20進行比較，當計數值大于Emax時，輸出model=00；當計數值大于Emid時，輸出model=01；當計數值大于Emin時，輸出model=10；當計數值小于Emin時，輸出model=11。

數字環(huán)路濾波器根據輸入的model值來設置可逆計數器的Km值。當model=00時，Km=2；當model=01時，Km=4；當model=10時，Km=8；當model=11時，Km=16。K模計數器計數方向由脈沖超前信號ah和脈沖滯后信號be控制，環(huán)路濾波器根據ah和be的高低電平輸出進借位脈沖信號。K模計數器的參數如表1所示。

表1 K模計數器參數表

脈沖增減計數器起到調整輸出信號頻率和相位的功能，它會根據inc信號和dec信號對輸出信號進行加脈沖或者減脈沖處理，從而使輸出信號頻率和相位趨近于輸入信號，完成鎖相。

定頻工作情況下，系統(tǒng)的諧振頻率為46.4 kHz，輸入信號的一個周期的長度約為0.02 ms。如果更新時間設置過長，將不能及時將N1值送入到動態(tài)分頻器中，會導致鎖相環(huán)短時間內處于一種固定分頻的狀態(tài)，不能滿足控制系統(tǒng)快速性的要求。如果更新時間過短，更新過于頻繁，會加大FPGA資源的使用率，導致鎖相時間過長，不利于系統(tǒng)長時間運行。綜合以上考慮，讓N1值約5個輸入信號周期更新一次。動態(tài)分頻部分由信號同步和0.1 ms更新兩個模塊組成。信號同步模塊使輸入信號Sig_in經過兩級寄存器，消除由組合邏輯和延遲產生的競爭冒險以及在邏輯值發(fā)生跳變時產生的毛刺。0.1 ms更新模塊里有信號周期測量環(huán)節(jié)，利用系統(tǒng)時鐘對Sig_in的高電平進行計數，每一個時鐘上升沿計數一次。在系統(tǒng)工作過程中，輸入信號頻率會在中心頻率附近振蕩，因此計數值也會隨之跳變，0.1 ms更新模塊會把在0.1 ms內出現次數最多的計數值N1送入動態(tài)分頻器中。當系統(tǒng)諧振頻率發(fā)生變化時，ADPLL的中心頻率也會隨著系統(tǒng)諧振頻率動態(tài)變化，從而實現了動態(tài)分頻。改進后的全數字鎖相環(huán)的鎖相范圍為10 Hz～1 MHz。

2.3 ADPLL的改進方案

采用線圈結構和參數配置實現ZVS[22-23]，系統(tǒng)輸入阻抗角沒有進行閉環(huán)控制，會隨著參數的變化而變化，無功損耗也會隨之波動，因此并不能使系統(tǒng)維持在一個最優(yōu)阻抗角狀態(tài)。針對這個問題，在ADPLL中加入了動態(tài)時滯模塊，使得輸出信號超前輸入信號一個固定角度α，這樣既能使系統(tǒng)有一個良好的ZVS特性，又可保證系統(tǒng)無功損耗處于一個較低的水平。

動態(tài)延時輸出部分由信號寬度測量和動態(tài)時滯兩個模塊組成。信號寬度測量模塊對輸入信號周期進行計數，每個時鐘的上升沿計數一次，并將計數值N輸出給動態(tài)時滯環(huán)節(jié)中。動態(tài)時滯環(huán)節(jié)內設兩個計數器，計數器1用來延遲信號輸出，當檢測到動態(tài)分頻器輸出信號為低電平時開始計數，計數到N-αN/180時，輸出信號置1，其中α為輸出超前角度。計數器2用來生成和輸入信號相同周期的信號，計數到N時輸出信號電平反轉。當輸入信號頻率發(fā)生變化時，計數器值也會隨之動態(tài)調節(jié)，從而實現了輸出信號超前輸入信號一個固定角度α。設置α=20°，通過示波器分別采集46.4 kHz、1 MHz和19.5 Hz頻率下波形對比圖，如圖6～圖8所示。

圖6 兩種分頻方式下fin=fout=46.4 kHz波形圖Fig.6 Waveform diagram of fin=fout=46.4 kHz in two frequency division modes

圖7 兩種分頻方式下fin=fout=1 MHz波形圖Fig.7 Waveform diagram of fin=fout=1 MHz in two frequency division modes

由圖3～圖8對比可得，當頻率為46.4 kHz時，無論是固定分頻還是動態(tài)分頻，輸出信號都會超前輸入信號α度。但當把頻率升到1 MHz或降到19.5 Hz，固定分頻情況下，輸入信號和輸出信號之間存在較大的相位差，系統(tǒng)失鎖；動態(tài)分頻情況下，不僅可以快速完成鎖相，而且可以使輸出信號穩(wěn)定超前輸入信號α度。因此，在ADPLL中添加動態(tài)時滯部分和動態(tài)分頻部分，不僅提高了鎖相范圍，還提高的系統(tǒng)供電的穩(wěn)定性。

圖8 兩種分頻方式下fin=fout=19.5 Hz波形圖Fig.8 Waveform diagram of fin=fout=19.5 Hz in two frequency division modes

2.4 WPT系統(tǒng)的設計與實現

WPT控制系統(tǒng)由頻率跟蹤控制和功率調節(jié)控制兩部分組成。頻率跟蹤控制系統(tǒng)由電流采樣、過零比較、ADPLL、PWM和死區(qū)模塊等五部分組成。功率調節(jié)控制系統(tǒng)由功率調節(jié)、AD采集和系統(tǒng)保護等三部分組成?？刂葡到y(tǒng)的整體結構圖如圖9所示。

圖9 控制系統(tǒng)整體結構圖Fig.9 Overall structure of the control system

本文使用Altera公司EP4CE10F17C8型號的FPGA作為頻率跟蹤控制系統(tǒng)和功率調節(jié)控制系統(tǒng)的控制器，頻率跟蹤算法實現的具體過程為：

1)系統(tǒng)正常工作時受到干擾系統(tǒng)諧振頻率發(fā)生改變；

2)電流采樣模塊實時檢測發(fā)射線圈的電流，得到線圈諧振電流i0；

3)采樣到的電流信號i0經過50：1的電流互感器，將大電流信號轉換為小電流信號i1；

4)過零比較器將小電流信號轉化為同頻同相的電壓方波信號u1；

5)電壓方波信號u1送至ADPLL的輸入端，ADPLL將u1與反饋信號u0比較，經過運算調整頻率消除電壓電流相位差，生成與i0同頻同相的電壓方波信號u2；

6)電壓方波信號u2輸入到PWM模塊的輸入端，經過死區(qū)模塊，生成四路PWM波；

7)FPGA將四路PWM波分別輸送至MOSFET的VT1、VT2、VT3、VT4，完成頻率跟蹤。

具有死區(qū)時間的四路PWM波形Modelsim仿真圖如圖10所示。通過示波器采集的具有死區(qū)時間的PWM波形圖如圖11所示。

圖10 具有死區(qū)時間的四路PWM波形仿真圖Fig.10 Four-channel PWM waveform simulation diagram with dead time

圖11 具有死區(qū)時間的PWM波形圖Fig.11 PWM waveform diagram with dead time

功率調節(jié)控制系統(tǒng)的具體實現過程為：AD采集模塊采集電位器上的電壓值，并通過FPGA內部ADC芯片將模擬電壓值轉換為數字信號，輸入到功率調節(jié)單元。功率調節(jié)單元根據輸入的數字信號調節(jié)Buck電路的占空比，以此來調節(jié)系統(tǒng)的輸出功率。為了保護電源供電的安全性和可靠性，加入了系統(tǒng)保護部分，系統(tǒng)保護由過流保護單元和過溫保護單元組成。當檢測到采集的直流母線上的電流超過電流限幅值或當溫度傳感器檢測到MOSFET散熱片上的溫度超過基準值后，都會關閉驅動Buck電路的PWM波，起到系統(tǒng)保護的功能。

本文采用Verilog語言，根據前文所述的改進的ADPLL自頂向下設計，實現了上述的WPT控制系統(tǒng)。為了提高ADPLL的最小分辨率并減小全數字鎖相環(huán)的穩(wěn)態(tài)誤差，應選取頻率較高的系統(tǒng)時鐘，因此本文利用Altera這款FPGA自帶的pll ip核將開發(fā)板50 MHz晶振轉為250 MHz系統(tǒng)時鐘。全數字鎖相環(huán)的RTL頂層視圖如圖12所示。

圖12 全數字鎖相環(huán)的RTL頂層視圖Fig.12 RTL top level view of all digital phase locked loop

3 仿真分析

3.1 鎖相環(huán)仿真

本文采用Modelsim軟件對該鎖相環(huán)進行功能仿真，設置超前角度α=8.5°。當輸入信號頻率由46.4 kHz跳變到30 kHz的Modelsim仿真圖如圖13所示，當輸入信號相位突然改變180°的Modelsim仿真圖如圖14所示。

圖13 輸入信號頻率由46.4 kHz跳變到30 kHz時跟蹤 過程仿真圖Fig.13 Simulation diagram of the tracking process when the input signal frequency jumps from 46.4 kHz to 30 kHz

圖14 輸入信號相位跳變180°時的跟蹤過程仿真圖Fig.14 Simulation diagram of the tracking process when the input signal phase jumps 180°

圖中：Clk為時鐘信號；Sig_in為ADPLL的輸入信號；Sig_out為ADPLL的輸出信號。

從圖13中可以得出：當輸入信號Sig_in頻率由46.4 kHz跳變到30 kHz后，經過6個信號周期完成了鎖相。從圖14中可以得出：當輸入信號Sig_in相位突然改變180°后，經過6個信號周期完成了鎖相。從仿真結果可以得出：在輸入信號發(fā)生突變之后,該ADPLL會快速響應，首先完成跟蹤頻率，然后在幾個周期內就可以完成鎖相，因此該ADPLL具有鎖相速度快，鎖相精度高等優(yōu)點。不僅如此，在動態(tài)時滯模塊的作用下，快速完成跟蹤頻率和鎖定相位的同時，還可以使輸出信號超前輸入信號一個固定的角度α。

把輸入信號和輸出信號分別接上DAC模塊，將數字信號轉換為模擬信號，得到的仿真圖如圖15所示。其中fin_dac為輸入信號sig_in經過DAC模塊轉化為的模擬信號，fout_dac為輸入信號sig_out經過DAC模塊轉化為的模擬信號,由仿真圖可見該鎖相環(huán)具有良好的鎖相性能。

圖15 輸入和輸出信號轉換為模擬信號仿真圖Fig.15 Input and output signal conversion to analog signal simulation diagram

3.2 系統(tǒng)阻抗角仿真

為了更好地研究系統(tǒng)容性、阻性和感性與不同傳輸距離和不同負載之間的關系，采用Matlab軟件對式(12)進行仿真。仿真參數如表2所示。

表2 仿真模型的參數

按照表2所示參數進行仿真，仿真結果如圖16所示。

圖16 定頻工作系統(tǒng)阻抗角Matlab仿真圖Fig.16 Matlab simulation diagram of impedance angle of fixed frequency working system

由仿真結果可知：系統(tǒng)定頻工作，當負載和耦合系數較小時，系統(tǒng)有較為明顯的容性、阻性和感性的變化；當負載較大時，隨著耦合系數的增大，系統(tǒng)由感性趨于阻性；當耦合系數較大時，隨著負載的增大，系統(tǒng)由容性趨于阻性。因此系統(tǒng)定頻工作，在線圈和諧振電容等參數固定的情況下，系統(tǒng)阻抗角與傳輸距離和負載大小都有關系。

4 實驗驗證

為了更好地驗證仿真結果以及該系統(tǒng)的可行性，制作了一臺實驗樣機并搭建了實驗平臺如圖17所示。

圖17 WPT系統(tǒng)實驗平臺Fig.17 WPT system experiment platform

該實驗平臺包括高頻交流電源、發(fā)射線圈、接收線圈、示波器、功率分析儀和負載等部分。其中高頻交流電源由整流電路、降壓斬波電路、逆變電路以及FPGA控制電路組成，逆變電路開關管采用160N15T2型號的MOSFET，驅動型號為MIC4421。實驗系統(tǒng)的主要參數見表3。

表3 實驗系統(tǒng)主要參數

當兩線圈距離改變時，線圈的諧振頻率也會隨之變化。系統(tǒng)定頻工作情況下，電源輸出頻率為46.4 kHz，不會隨著傳輸距離的變化而變化；頻率跟蹤情況下，電源輸出頻率會自動跟蹤線圈諧振頻率。為了防止逆變器上下橋臂同時導通，造成開關管損壞，應設定死區(qū)時間，鑒于所選MOSFET特性，設置死區(qū)時間為600 ns。死區(qū)時間所對應的角度φ=360°×f×td，其中f為開關管頻率，單位是Hz，td為死區(qū)時間，單位是s，因此本文設置的死區(qū)時間所對應的角度為9.8°。為了保證ZVS軟開關的實現，輸入MOSFET的驅動電壓應在其電流過零前為高電平，其次考慮到抑制逆變器輸出電壓極性反轉現象，防止電壓尖峰造成開關管損壞，開關管的驅動電壓和流過其電流的相位差應大于死區(qū)時間的一半并留有一定裕量，因此本文所設置的鎖相環(huán)相位角α=8.5°，使系統(tǒng)工作在弱感性狀態(tài)。通過示波器分別采集線圈距離為10、15和19 cm的逆變器輸出電壓和發(fā)射線圈電流相位圖。當負載為8 Ω，線圈距離分別為10、15和19 cm時，系統(tǒng)所呈現的特性如下表4所示。

表4 8 Ω負載系統(tǒng)所呈特性

1)距離10 cm時電壓電流相位圖如圖18所示。系統(tǒng)定頻工作情況下，電流超前電壓，呈弱容性，負載功率為310.54 W，傳輸效率為79.7%；頻率跟蹤情況下，系統(tǒng)頻率為49.37 kHz，電壓超前電流9.36°，呈弱感性，負載功率為334.68 W，傳輸效率為86.4%。

圖18 線圈距離為10 cm時，電壓電流相位圖Fig.18 When the coil distance is 10 cm,the voltage and current phase diagram

2)距離15 cm時電壓電流相位圖如圖19所示。系統(tǒng)定頻工作情況下，電流滯后電壓，呈感性，負載功率為582.59 W，傳輸效率為74.5%；頻率跟蹤情況下，系統(tǒng)頻率為46.55 kHz，電壓超前電流8.64°，呈弱感性，負載功率為591.67 W，傳輸效率為76.1%。

圖19 線圈距離為15 cm時，電壓電流相位圖Fig.19 When the coil distance is 15 cm, the voltage and current phase diagram

3)距離19 cm時電壓電流相位圖如圖20所示。系統(tǒng)定頻工作情況下，電流滯后電壓，呈感性，負載功率為618.82 W，傳輸效率為63.2%；頻率跟蹤情況下，系統(tǒng)頻率為46.04 kHz，電壓超前電流7.92°，呈弱感性，負載功率為704.05 W，傳輸效率為71.3%。

圖20 線圈距離為19 cm時，電壓電流相位圖Fig 20 When the coil distance is 19 cm,the voltage and current phase diagram

5 結 論

本文改進了傳統(tǒng)全數字鎖相環(huán)，提出了采用ADPLL對感應耦合式無線電能傳輸發(fā)射線圈電流頻率和相位進行跟蹤的方法。動態(tài)分頻和自適應模值選擇模塊，提高了鎖相范圍，解決了鎖相時間和鎖相精度之間的矛盾。動態(tài)時滯模塊可以使系統(tǒng)呈弱感性，以保證ZVS軟開關實現，從而提高系統(tǒng)整體效率。從仿真和實驗結果可以看出當線圈距離發(fā)生改變時，系統(tǒng)能夠自動跟蹤諧振頻率并使其工作在弱感性狀態(tài)下。在相同的線圈距離下，有頻率跟蹤比無跟蹤狀態(tài)傳輸功率和效率有明顯提高。在系統(tǒng)工作過程中，電流始終跟隨電壓，呈弱感性，沒有容性、阻性或感性的變化，提高了系統(tǒng)工作的穩(wěn)定性。