張獻(xiàn)武，吳佳佳

（中國(guó)電子科技集團(tuán)公司 第十三研究所，河北 石家莊 050051）

0 引言

目前微波電子產(chǎn)品對(duì)小型化需求日益迫切，對(duì)其體積要求越來(lái)越嚴(yán)格。三維（3D）電路結(jié)構(gòu)的出現(xiàn)使產(chǎn)品體積大大縮小，小型化改進(jìn)得到較大幅度的提升。在3D電路結(jié)構(gòu)中，上層基板和下層基板之間的互聯(lián)工藝是實(shí)現(xiàn)電路性能的關(guān)鍵技術(shù)。本文提到的設(shè)計(jì)采用BGA植球工藝來(lái)實(shí)現(xiàn)上下基板互聯(lián)，即利用錫球充當(dāng)連接點(diǎn)，實(shí)現(xiàn)按電氣性能的互聯(lián)以及上層基板的固定支撐。對(duì)于微波系統(tǒng)中的本振頻率源，為了提高整個(gè)系統(tǒng)信噪比，相位噪聲要求越來(lái)越低，甚者接近理論相位噪聲。

本文使用3D結(jié)構(gòu)和同軸介質(zhì)振蕩器（CRO），用于低相位噪聲移頻鎖相頻率源的研制，體積縮小到原來(lái)改版前盒體的7.5%，在頻偏1KHz處相位噪聲只比理論倍頻值差約4-7dB。

1 3D電路小型化設(shè)計(jì)

1.1 3D結(jié)構(gòu)的互聯(lián)

在3D電路結(jié)構(gòu)中，上下層基板之間的互聯(lián)工藝是實(shí)現(xiàn)電路性能的關(guān)鍵技術(shù)，本結(jié)構(gòu)采用BGA植球工藝，即將焊錫球焊接在上下層基板之間來(lái)實(shí)現(xiàn)電氣互聯(lián)和上層基板的固定支撐[1]。本設(shè)計(jì)采用了兩層結(jié)構(gòu)如圖1所示，基板采用多層陶瓷基板，可以更容易實(shí)現(xiàn)表貼器件與裸芯片混合布局，以及復(fù)雜布線。基板之間由于錫球直徑的限制，對(duì)下層基板上的芯片和表貼器件高度有更高要求。底層基板主要為芯片和阻容器件，上層基板可以貼裝塑封集成電路[2]。

圖1 兩層陶瓷基板互聯(lián)

1.2 3D結(jié)構(gòu)中微波信號(hào)傳輸方式

在3D電路結(jié)構(gòu)中，微波信號(hào)的傳輸至關(guān)重要，其傳輸方式主要有三種：利用過(guò)孔的直通結(jié)構(gòu)；微帶線與錫球、上下層基板組成的類共面波導(dǎo)結(jié)構(gòu)，如圖2所示；利用上下基板互聯(lián)錫球形成的類同軸結(jié)構(gòu)。利用仿真軟件進(jìn)行優(yōu)化設(shè)計(jì)后，仿真這三種信號(hào)傳輸模式的駐波系數(shù)都優(yōu)于1.5，基本都滿足使用要求。

圖2 3D電路微波信號(hào)傳輸方式

圖2從上到下依次為類直通結(jié)構(gòu)，類共面波導(dǎo)結(jié)構(gòu)，類同軸線結(jié)構(gòu)。

1.3 3D結(jié)構(gòu)基本電路設(shè)計(jì)

3D電路結(jié)構(gòu)中，利用了錫球墻與基板之間形成的腔來(lái)進(jìn)行隔離，如圖3所示。梳譜與混頻部分的IF信號(hào)通過(guò)鎖相環(huán)控制CRO電調(diào)端電壓形成相位負(fù)反饋，移頻鎖相環(huán)鎖定。

圖3 移頻鎖相環(huán)內(nèi)部布局

2 移頻鎖相源相位噪聲設(shè)計(jì)

2.1 理論基礎(chǔ)及相位噪聲設(shè)計(jì)

鎖相環(huán)的原理相位模型如圖4所示：

圖4 鎖相環(huán)的相位噪聲模型

由輸入晶振貢獻(xiàn)的相位噪聲為：

由鑒相器貢獻(xiàn)的相位噪聲為：

由N分頻器貢獻(xiàn)的相位噪聲為：

而H(jw)與N分頻比成反比，因此輸入晶振、鑒相器、N分頻器貢獻(xiàn)的噪聲都與N值成反比，因此在晶振輸入相位噪聲、鑒相器噪聲、VCO指標(biāo)確定的情況下，降低鎖定頻率jw和N值能提高環(huán)路帶內(nèi)相位噪聲[3]。移頻鎖相源正是利用這種原理，可以先將VCO輸出頻率與另一個(gè)相位噪聲較好的信號(hào)進(jìn)行混頻，中頻反饋到鑒相器，可以降低輸出頻率jw，降低分頻比N，滿足相位噪聲要求，移頻鎖相源實(shí)現(xiàn)的原理框圖如圖5所示。

圖5 移頻鎖相環(huán)原理框圖

鎖相環(huán)輸出頻率理論相位噪聲按倍頻理論計(jì)算為20LOG(f/fin)。移頻鎖相環(huán)振蕩器選用混合集成同軸介質(zhì)振蕩器CRO，相位噪聲一般優(yōu)于普通LC壓控振蕩器約20dBc/Hz，梳譜按理論20logN惡化，數(shù)字鑒相器選用ADF4002BCPZ，本底相位噪聲為–222dBc/Hz，歸一化50MHz相位噪聲為–134.6dBc/Hz@10KHz，–142dBc/Hz@100KHz。

2.2 實(shí)物制作與測(cè)試結(jié)果

以某產(chǎn)品為例，輸入?yún)⒖碱l率為100MHz，相位噪聲實(shí)測(cè)為–164.1dBc/Hz@10KHz，–170.3dBc/Hz@10KHz，輸出信號(hào)為2950MHz，CRO頻率輸出2935-2965MHz，相位噪聲達(dá)到–105dBc/Hz@10KHz，–125dBc/Hz@100KHz；梳譜輸出2900MHz，相位噪聲理論惡化 20LOG(f/fin)=20*LOG(2900/100)=29.3dB，梳譜相位噪聲為–134.8dBc/Hz@1KHz，–141.0dBc/Hz@10KHz；鎖相環(huán)鑒相頻率為50MHz，環(huán)路帶寬約350KHz，鎖定后帶內(nèi)輸出2950MHz相位噪聲主要由鑒相器與梳譜混頻得到，理論計(jì)算為–131.6dBc/Hz@1KHz，–138.5dBc/Hz@10KHz。

最終產(chǎn)品測(cè)試結(jié)果如圖6所示，相位噪聲達(dá)到–130.8dBc/ Hz@1KHz，–135.5dBc/Hz@10KHz，比輸出頻率20LOG(f/fin)理論值惡化約3.8～6.5dB，同頻模擬鎖相環(huán)PDRO相位噪聲如圖7所示，為–129.9dBc/Hz@1KHz，–135.4dBc/Hz@10KHz，可見(jiàn)本設(shè)計(jì)相位噪聲與模擬鎖相環(huán)相當(dāng)，甚至更優(yōu)。

圖6 輸出頻率相位噪聲

圖7 同頻PDRO相位噪聲

與標(biāo)準(zhǔn)盒體PDRO（40×40×12.8mm）相比，集成管殼的體積為20×15×4.8mm，減小到原來(lái)盒體的7.5%左右。采用標(biāo)準(zhǔn)集成管殼可用于PCB板表貼，對(duì)用戶來(lái)說(shuō)使用更方便簡(jiǎn)易。

3 結(jié)語(yǔ)

本文根據(jù)工程需要，設(shè)計(jì)了基于3D電路結(jié)構(gòu)的小型化混頻鎖相源。采用BGA植球工藝實(shí)現(xiàn)類陶瓷基板的互聯(lián)，實(shí)際測(cè)試指標(biāo)也滿足用戶要求[4]。對(duì)該設(shè)計(jì)結(jié)構(gòu)而言，CRO一般可以覆蓋1.0-5.0GHz，輸出頻率經(jīng)過(guò)倍頻濾波（MMIC）后，頻率可以覆蓋1.0-20GHz，在一定范圍內(nèi)可以替代PDRO。這種結(jié)構(gòu)使頻率源的體積大大縮小，可廣泛應(yīng)用于頻率源的小型化設(shè)計(jì)，基于這種設(shè)計(jì)思路還設(shè)計(jì)了乒乓鎖相環(huán)、DDS封裝、寬帶鎖相環(huán)、激勵(lì)鎖相環(huán)等相關(guān)頻率源系統(tǒng)[5-6]。

由于鑒相器本底相位噪聲與梳譜相位噪聲相當(dāng)，混頻后惡化相位噪聲約3dB，優(yōu)化鑒相器本底相位噪聲可以改善本設(shè)計(jì)輸出頻率相位噪聲。自行研制的鑒相器本底噪聲可以達(dá)到–230dBc/Hz，使用該鑒相器設(shè)計(jì)可以優(yōu)化輸出頻率相位噪聲約1.8dBc。