廖彥杰，葉琪瑋，周林

（中國西南電子技術(shù)研究所，四川省 成都 610036）

關(guān)鍵字：TDRSS;箭載中繼終端;小型化；芯片；自主可控

0 引言

跟蹤與數(shù)據(jù)中繼衛(wèi)星系統(tǒng)TDRSS是利用同步衛(wèi)星和地面終端站，對中、低軌飛行器進(jìn)行高覆蓋率測控和數(shù)據(jù)中繼的測控通信系統(tǒng)，它具有跟蹤和測軌和數(shù)據(jù)中繼兩個功能，是一種先進(jìn)的天基測控系統(tǒng)?；谥欣^衛(wèi)星系統(tǒng)的天基測控技術(shù)為新型運(yùn)載火箭的遙測遙控和數(shù)據(jù)通信提供了先進(jìn)技術(shù)途徑，不僅從根本上解決了地基、海基測控通信覆蓋率低的問題，還解決了高速測控通信等技術(shù)難題[1]。

通常情況下，箭載中繼終端應(yīng)具備接收火箭遙測數(shù)據(jù)，并對數(shù)據(jù)進(jìn)行成幀、編碼、調(diào)制、變頻輸出；能根據(jù)火箭姿態(tài)、位置信息，結(jié)合中繼衛(wèi)星經(jīng)、緯、高等信息計算出相控陣天線的波束指向角；同時能對前向控制命令進(jìn)行變頻輸入、解調(diào)、解析等功能。

自2012年9月，箭載中繼終端成功運(yùn)用于長征三號甲系列運(yùn)載火箭實(shí)現(xiàn)首飛以來[2]，運(yùn)載火箭配備箭載中繼終端進(jìn)行天基測控已經(jīng)常態(tài)化。新一代的火箭測量系統(tǒng)在體積，功耗，可靠性，性能上都提出了新的需求，基于目前傳統(tǒng)的箭載中繼終端的解決方案，難以滿足在低功耗、小體積、高穩(wěn)定性和靈活的開發(fā)模式等方面的需求。

因此，如何實(shí)現(xiàn)箭載中繼終端的小型化、低功耗是目前亟待解決的關(guān)鍵技術(shù)，并且這也是我們?yōu)橹恍概Φ膴^斗目標(biāo)。

1 傳統(tǒng)箭載中繼終端的設(shè)計架構(gòu)

如圖1所示，傳統(tǒng)的中繼終端一般由三部分組成：電源模塊、收發(fā)信道和基帶信號處理三個部分組成。電源模塊的功能是為中繼終端提供各模塊所需的、穩(wěn)定的二次電壓，并且滿足相關(guān)電磁兼容規(guī)范的要求。

圖1 傳統(tǒng)箭載中繼終端組成架構(gòu)圖

收發(fā)信道模塊共包含S/Ka上下變頻單元、中頻上下變頻單元、頻綜單元和AGC。S/Ka下變頻單元主要實(shí)現(xiàn)射頻輸入信號的放大、濾波和變頻至L頻段的功能；S/Ka上變頻單元主要實(shí)現(xiàn)L頻段的信號到S/Ka頻段的上變頻及S/Ka頻段信號的放大、濾波功能；中頻上下變頻單元主要實(shí)現(xiàn)基帶輸入的中頻信號到L頻段的變頻功能及S/Ka下變頻單元輸出的L頻段信號到中頻信號的變頻功能；頻綜主要輸出接收信道和發(fā)射信道所需的本振信號。AGC的作用是保證輸出電平的穩(wěn)定。

基帶信號處理模塊完成基帶信號的數(shù)字化處理，即完成前向遙控指令信號的接收，解調(diào)和譯碼，輸出指令信號給執(zhí)行控制單元；同時將狀態(tài)信息以及遙測等返向數(shù)據(jù)編碼、調(diào)制到中頻載波上[3]。同時具備各個數(shù)據(jù)接口功能。

2 小型化設(shè)計思路

隨著我國集成電路技術(shù)產(chǎn)業(yè)鏈的發(fā)展，工藝的提高，為實(shí)現(xiàn)高性能的專用通信芯片解決方案提供了可能。

傳統(tǒng)的箭載中繼終端構(gòu)成主要包括了由微波器件組成的模擬電路和以FPGA為架構(gòu)的大規(guī)模數(shù)字電路。目前微波器件的制造工藝主要分為以 CMOS 或鍺硅（SiGe）為代表的硅基半導(dǎo)體工藝和以砷化鎵（GaAs）或氮化鎵（GaN）為代表的 III-V 族化合物半導(dǎo)體工藝兩大類。砷化鎵（或氮化鎵）工藝器件的優(yōu)勢在于可以獲得較大的輸出功率和較低的噪聲特性，但其缺點(diǎn)是集成度低、成本高、無法集成大規(guī)模數(shù)字電路、工藝一致性較差。CMOS工藝，雖然在最大輸出功率和噪聲性能方面遜于 GaAs 工藝，但具有集成度高、功耗低、成本低等優(yōu)勢，已成為制備大規(guī)模集成電路的主流工藝技術(shù)[4-5]?；?CMOS 工藝的高集成度片上系統(tǒng)（SOC）可以在同一芯片上集成模擬電路、數(shù)字電路和射頻電路等具有不同功能的模塊，已廣泛應(yīng)用于無線移動通信、光纖通信、數(shù)字信號處理、數(shù)據(jù)存儲等軍用和民用領(lǐng)域[6]。隨著 CMOS 工藝的發(fā)展，器件特征尺寸的減小使得器件工作頻率不斷提高，使其在微波電路制造上的應(yīng)用逐漸成熟，采用基于 CMOS 工藝的集成芯片化設(shè)計方法是實(shí)現(xiàn)箭載中繼終端小型化的有效技術(shù)途徑。

因此，本文針對箭載中繼終端的收發(fā)信道和基帶信號處理模塊，通過設(shè)計專用芯片，將上變頻信道、下變頻信道以及基帶信號處理分別進(jìn)行單片集成，最終達(dá)到小型化的設(shè)計目標(biāo)。

3 小型化設(shè)計

3.1 架構(gòu)設(shè)計

小型化的箭載中繼終端架構(gòu)如圖2所示。其核心架構(gòu)依托于上變頻信道集成芯片、下變頻信道集成芯片及基帶芯片，再加上給芯片提供所需電源的電源模塊和簡單的外圍及接口電路，就能實(shí)現(xiàn)傳統(tǒng)箭載中繼終端的所有功能。

圖2 小型化箭載中繼終端組成

3.2 上變頻信道芯片

上變頻信道芯片基于CMOS集成工藝，設(shè)計上采用兩次上變頻結(jié)構(gòu)，將中頻輸入信號與 L 頻段和 S/Ka 頻段的本振信號進(jìn)行兩次上變頻，至射頻發(fā)射頻率，再經(jīng)過射頻放大器放大后輸出至芯片外，為實(shí)現(xiàn)更高的系統(tǒng)集成度，將本振信號產(chǎn)生電路、變頻器、濾波器等模塊全部實(shí)現(xiàn)單芯片集成。

按此原理架構(gòu)通過合理的設(shè)計、布局，從模塊到通道、再到芯片的過程逐級完成。流片后的上變頻信道芯片尺寸為3.2mm×2.1mm，芯片功耗0.3W。

3.3 下變頻信道芯片

下變頻信道同樣基于 CMOS 集成工藝，采用兩次下變頻結(jié)構(gòu)，將接收射頻信號與 S/Ka 頻段和L 頻段的本振信號進(jìn)行兩次下變頻，至中頻輸出頻率。為適應(yīng)接收信號的輸入動態(tài)范圍，下變頻信道芯片將集成自動增益控制放大器以保證輸出電平的穩(wěn)定，降低基帶芯片的動態(tài)適應(yīng)要求和設(shè)計難度。

同樣，按此原理架構(gòu)通過合理的設(shè)計、布局，從模塊到通道、再到芯片的過程逐級完成。流片后的下變頻信道芯片尺寸為5.2mm×4.4mm，芯片功耗0.22W/通道，AGC動態(tài)范圍優(yōu)于25db，可開環(huán)工作，開環(huán)增益可通過控制接口進(jìn)行外部控制。

上下芯片由于模數(shù)混合，對供電比較敏感，所以供電必須經(jīng)過DC/DC和LDO后再提供給芯片，以保證芯片工作的穩(wěn)定，不惡化相噪等重要指標(biāo)。

3.4 專用通信基帶芯片

專用通信基帶芯片在設(shè)計上，首先考慮到調(diào)制/解調(diào)、編譯碼、快捕、等前返向鏈路信號處理相關(guān)功能，傳統(tǒng)的都是基于FPGA平臺的軟件無線電算法實(shí)現(xiàn)。因此，對于該部分算法對應(yīng)的可編程邏輯電路進(jìn)行流片，為了保證芯片工作的穩(wěn)定性，以及降低流片難度，將基帶處理中數(shù)字部分和模擬部分分開處理，數(shù)字部分（數(shù)據(jù)的組幀、編譯碼、調(diào)制解調(diào)模塊等）采用COMS工藝進(jìn)行單獨(dú)流片，模擬部分（AD，DA）采用成熟的商業(yè)化產(chǎn)品，最后進(jìn)行SIP封裝，集成為一顆芯片，架構(gòu)如圖3所示。同時，在芯片的設(shè)計過程中，不僅考慮了低功耗、低成本和高穩(wěn)定性要求的芯片架構(gòu)設(shè)計；還要兼顧數(shù)字模擬電路高度集成在一個芯片上，數(shù)模信號、時鐘信號及芯片內(nèi)部之間的抗干擾設(shè)計；再者還要滿足協(xié)議演進(jìn)和功能增強(qiáng)對芯片設(shè)計靈活性的要求。

圖3 專用基帶芯片架構(gòu)框圖

如圖5所示，專用基帶芯片在架構(gòu)上主要分為兩大功能模塊，芯片控制模塊和前返向鏈路信號信號處理模塊。

為了動態(tài)配置前返向鏈路參數(shù)，在芯片中集成了ARM處理器。根據(jù)上位機(jī)提供的系數(shù)或者存儲在NAND FLASH里的參數(shù)，經(jīng)過一定算法處理，得到前向鏈路以及返向鏈路的參數(shù)配置，并通過APB總線配置到相應(yīng)的寄存器；其次每隔一段時間，如1秒，讀取前向鏈路和返向鏈路的寄存器值，并可以通過UART串口發(fā)送給上位機(jī)。芯片控制模塊的接口具有豐富的擴(kuò)展性，支持UART，SPI以及GPIO接口，既滿足了芯片的當(dāng)前的要求，也為將來的擴(kuò)展預(yù)留了接口。

專用基帶芯片的核心是其軟件算法，不僅要實(shí)現(xiàn)基帶信號處理的各種功能，同時僅通過外部參數(shù)配置就能適應(yīng)中繼傳輸規(guī)范的不同的工作模式。所以在流片前需對基于FPGA平臺的軟件算法進(jìn)行全方位的測試和驗證。流片后的專用基帶芯片尺寸為30mm×30mm，功耗小于3W。

4 小型化成果

采用本文所述方法設(shè)計出的小型化箭載中繼終端，整機(jī)體積110mm×60mm×40mm，重量520g，功耗9.6W。同時具備S和Ka信道，且擴(kuò)頻碼速率、數(shù)據(jù)碼型、編碼和調(diào)制方式等內(nèi)容可配置，根據(jù)任務(wù)需求進(jìn)行靈活選擇。

圖4 小型化中繼終端實(shí)物圖

5 結(jié)論

本文給出了一種基于專用芯片的小型化箭載中繼終端的設(shè)計方法，在芯片的設(shè)計上，充分考慮了芯片的高集成度、低功耗、高性能、抗干擾、低成本、合理散熱等內(nèi)容，使得小型化箭載中繼終端在體積、重量、功耗上比傳統(tǒng)的小了百分之89%，74%，49%。并且專用基帶芯片能擺脫對國外FPGA的依賴，實(shí)現(xiàn)自主可控，具有很高的戰(zhàn)略意義。該小型化箭載中繼終端可通過軟件重構(gòu)配置、能適應(yīng)中繼衛(wèi)星傳輸規(guī)范的所有應(yīng)用模式，因此具有非常廣泛的應(yīng)用前景和非常高的工程應(yīng)用價值。