戴曜澤，張 棋，徐小淇

（中國航天科工集團8511研究所，江蘇 南京210007）

0 引言

數(shù)字下變頻（DDC）的實現(xiàn)主要有2種途徑：1）采用已有的專用DDC芯片；2）采用FPGA或DSP通用芯片直接構(gòu)建DDC平臺。但專用芯片一般要求數(shù)據(jù)率小于150 MHz，如AD6620正常工作的數(shù)據(jù)率小于70 MHz，HSP50016正常工作的數(shù)據(jù)率小于75 MHz。DSP芯片可高速執(zhí)行乘累加操作，但只能實現(xiàn)串行操作，在高速并行數(shù)據(jù)實時處理方面能力較低，故數(shù)據(jù)處理速率難以滿足使用要求。FPGA芯片可實現(xiàn)并行處理，但由于多個乘法器（DSP48E）級聯(lián)造成的線延時和速度限制，難以實現(xiàn)數(shù)字下變頻的高速處理，數(shù)據(jù)率一般不大于400 MHz[1]。

本文基于抽取器的等價原理，對數(shù)字下變頻結(jié)構(gòu)進行簡化，可有效解決數(shù)據(jù)率過高引起的瓶頸問題，極大減少了數(shù)字下變頻的計算量和FPGA片內(nèi)資源消耗，是一種高速高效的數(shù)字下變頻的實現(xiàn)結(jié)構(gòu)。

1 數(shù)字下變頻結(jié)構(gòu)

1.1 數(shù)字下變頻基本結(jié)構(gòu)

數(shù)字下變頻基本結(jié)構(gòu)是將中頻信號轉(zhuǎn)換為基帶信號，基帶信號的正交性由數(shù)控振蕩器（NCO）本振來保證，經(jīng)下變頻后的數(shù)字基帶信號處于嚴(yán)重的過采樣狀態(tài)，經(jīng)過下變頻濾波后抽取處理[2]，其結(jié)構(gòu)如圖1所示。

圖1 數(shù)字下變頻基本結(jié)構(gòu)

圖1中，x(n)為經(jīng)過A/D采樣的數(shù)字中頻信號；cos(ω0n)、sin(ω0n)為NCO生成的正交信號；LPF代表低通濾波器，濾除x(n)與NCO混頻的高頻信號；ZI(n)、ZQ(n)為經(jīng)過D倍抽取的I、Q2路基帶信號。數(shù)字下變頻I路輸出[3]ZI(n)可表示為：

式中，x(n-i)為x(n)延時i的輸出；cos(ω0(n-i))為NCO第n-i時刻的輸出，其中ω0=2πf0/fs，f0為信號的中頻頻率，fs為信號的采樣頻率；h(i)為濾波器的第i個系數(shù)；N為濾波器的階數(shù)；L=N/D為每個通道濾波器階數(shù)。

在工程實現(xiàn)中，為提高系統(tǒng)信噪比，需進行信號的高速采樣，造成中頻數(shù)據(jù)處理速率低；為了降低數(shù)字信號處理數(shù)據(jù)量，需進行數(shù)據(jù)抽取操作，過高的抽取倍數(shù)會導(dǎo)致很高的濾波器階數(shù)，造成大量資源消耗[4]。為了解決速度和資源問題，本文提出了一種數(shù)字下變頻改進結(jié)構(gòu)。

1.2 數(shù)字下變頻改進結(jié)構(gòu)

根據(jù)抽取器的對等關(guān)系[5]與式（1）對應(yīng)的數(shù)字下變頻基本型I通道的等效結(jié)構(gòu)如圖2所示。

圖2 數(shù)字下變頻基本型I通道的等效結(jié)構(gòu)

在圖2中，y(n)表示為：

當(dāng)抽取倍數(shù)D為n的整數(shù)倍時，則式（3）可簡化為式（4），其對應(yīng)的數(shù)字下變頻改進型I通道結(jié)構(gòu)如圖3所示。

圖3 數(shù)字下變頻改進型I通道結(jié)構(gòu)（D為n的整數(shù)倍）

當(dāng)抽取倍數(shù)D為n/2的奇數(shù)倍時，則式（3）可簡化為式（5），對抽取數(shù)據(jù)對2取模，余數(shù)為0時數(shù)據(jù)不變；為1時數(shù)據(jù)取反，其對應(yīng)的數(shù)字下變頻改進型I通道結(jié)構(gòu)如圖4所示。

圖4 數(shù)字下變頻改進型I通道結(jié)構(gòu)（D為n/2的奇數(shù)倍）

由圖3—4可知，與數(shù)字下變頻基本結(jié)構(gòu)相比，數(shù)字下變頻改進結(jié)構(gòu)在濾波器前抽取，使數(shù)據(jù)量降低到原有的1/D，并將串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)流，從而使系統(tǒng)數(shù)據(jù)處理速率提高D倍。

綜上所述，在數(shù)字下變頻結(jié)構(gòu)設(shè)計時，需統(tǒng)籌考慮濾波器階數(shù)N、數(shù)字中頻頻率f0、抽樣頻率fs以及抽樣倍數(shù)D，使得抽樣倍數(shù)D滿足上述2個條件，從而選擇相應(yīng)的數(shù)字下變頻改進結(jié)構(gòu)。

2 數(shù)字下變頻改進結(jié)構(gòu)工程實現(xiàn)

2.1 Matlab仿真

假設(shè)輸入信號x(n)為中頻頻率f0=50 MHz，帶寬B=1 MHz的窄帶信號。根據(jù)中頻采樣定理fs≥2B及1.2節(jié)所述可知采樣頻率滿足式（6），可采用數(shù)字下變頻改進結(jié)構(gòu)設(shè)計實現(xiàn)中頻信號到基帶信號的轉(zhuǎn)換。

假設(shè)n=0，則fs=4f0=200 MHz，抽取倍數(shù)D為4滿足中頻采樣定理。

假設(shè)數(shù)字下變頻低通濾波器的窗函數(shù)為凱塞窗，則濾波器階數(shù)N為：

式中，δp為通帶紋波系數(shù)，取90 d B；δa為阻帶紋波系數(shù)，取90 d B；fa為阻帶起始頻率，取2.66 MHz；fc為通帶截至頻率，取1 MHz。由式（7）可知，濾波器階數(shù)N為64階。

基于以上參數(shù)進行Matlab仿真，數(shù)字下變頻基本結(jié)構(gòu)和改進型結(jié)構(gòu)I通道的Matlab仿真結(jié)果如圖5所示。

圖5 數(shù)字下變頻基本型和改進型I通道Matlab仿真結(jié)果

由圖5可看出，數(shù)字下變頻的基本結(jié)構(gòu)和改進型結(jié)構(gòu)的時域及頻域的輸出結(jié)果是一致的，因此該改進型結(jié)構(gòu)可完全代替數(shù)字下變頻的基本結(jié)構(gòu)。

2.2 FPGA實現(xiàn)

基于Matlab仿真結(jié)果，4倍抽取倍數(shù)的數(shù)字下變頻改進結(jié)構(gòu)的FPGA實現(xiàn)框圖如圖6所示。

FPGA芯片采用Xilinx公司的XC4VSX55（速度為-10），數(shù)字下變頻基本結(jié)構(gòu)和改進結(jié)構(gòu)濾波器達(dá)到的最高時鐘速率分別為222.561 MHz和247.610 MHz。在改進結(jié)構(gòu)中，抽取倍數(shù)D為4，其數(shù)據(jù)處理速率可達(dá)到時鐘的4倍，因此數(shù)字下變頻改進結(jié)構(gòu)可支持約900 MHz的數(shù)據(jù)率，從而解決中頻數(shù)據(jù)處理速率低的問題。

圖6 4倍抽取倍數(shù)的數(shù)字下變頻改進結(jié)構(gòu)FPGA實現(xiàn)框圖

采用VHDL語言對數(shù)字下變頻基本結(jié)構(gòu)和改進結(jié)構(gòu)進行FPGA軟件實現(xiàn)，并采用Modelsim進行仿真，仿真結(jié)果如圖7和圖8所示。圖中counter_out代表時延計數(shù)，out_i代表數(shù)字下變頻I通道的輸出。將圖7、圖8與圖5比較可得，F(xiàn)PGA仿真結(jié)果與Matlab仿真結(jié)果一致，但數(shù)字下變頻基本結(jié)構(gòu)的FPGA實現(xiàn)存在40個時鐘周期時延，而改進型結(jié)構(gòu)僅存在24個時鐘周期的時延，因此數(shù)字下變頻改進結(jié)構(gòu)的數(shù)據(jù)響應(yīng)時間較快。

圖7 數(shù)字下變頻基本結(jié)構(gòu)的FPGA仿真

圖8 數(shù)字下變頻改進結(jié)構(gòu)的FPGA仿真

數(shù)字下變頻基本結(jié)構(gòu)和改進結(jié)構(gòu)的FPGA芯片資源消耗分別如圖9和圖10所示。可以看出，改進型結(jié)構(gòu)消耗的資源僅為基本型結(jié)構(gòu)的1/4左右，在很大程度上降低了資源消耗，解決了FPGA片內(nèi)資源問題。

圖9 數(shù)字下變頻基本型FPGA資源消耗

圖10 數(shù)字下變頻改進型FPGA資源消耗

3 結(jié)束語

本文針對數(shù)字接收機數(shù)字下變頻基本結(jié)構(gòu)數(shù)據(jù)處理速率低、數(shù)據(jù)響應(yīng)速度慢及資源消耗大等問題，提出了一種高速高效的數(shù)字下變頻改進結(jié)構(gòu)。該結(jié)構(gòu)利用抽取器的等價原理，對數(shù)字下變頻結(jié)構(gòu)進行簡化，并通過FPGA工程實現(xiàn)，具備數(shù)據(jù)處理速率快、數(shù)據(jù)響應(yīng)速度快及資源消耗小等優(yōu)點，具有很好的實用價值和應(yīng)用前景。