卜憲憲，胡 俊，金 珠

（1.青島農(nóng)業(yè)大學，山東 青島 266017；2.中國電波傳播研究所，山東 青島 266107）

0 引言

隨著通信技術(shù)不斷地從模擬向數(shù)字化轉(zhuǎn)變，現(xiàn)代信號生成系統(tǒng)越來越多使用軟件無線電設備實現(xiàn)，軟件無線電設備大量的信號處理都是由高性能的處理器在數(shù)字域里實現(xiàn)的[1?3]。目前，使用數(shù)字處理器的信號生成方法主要有兩種：一種是在信號最高頻率較小時，使用滿足奈奎斯特定律的處理器完成實時信號的生成，即處理器的工作頻率大于信號最高頻率的2 倍；另一種是在信號最高頻率較大時，在低速率處理器上將信號的波形預先存儲起來，通過快速播放的方式完成信號生成[4?9]。

當使用第一種方法生成信號時，信號頻率越高，要求低時鐘頻率芯片處理器的工作頻率越高，同時價格也越高，而且市場上的低時鐘頻率芯片處理器工作頻率也不是無限制高。當使用第二種方法生成信號時，在要求多路信號并發(fā)生成情況下，就會產(chǎn)生很大的延時，無法滿足實時響應要求。

本文重點解決了使用N個較低時鐘頻率的芯片處理器合作組合生成較高頻率寬帶信號的信號處理算法。

1 國內(nèi)外主流寬帶信號生成方法

國外Aeroflex 的寬帶信號和環(huán)境模擬發(fā)生器、泰克公司的AWG7000 任意波形發(fā)生器系列產(chǎn)品、NI 公司的PXIe?5451 一雙通道任意波形發(fā)生器和國內(nèi)部分單位研制的信號生成設備均采用波形存儲方式，即預先存儲大量、長時間的波形文件，再通過回放的方式完成信號生成。但是有其局限部分，如D/A 高采樣率必定帶來低分辨率，當用于多路信號并發(fā)生成時，每一路的信號分辨率會進一步降低，可能會達不到系統(tǒng)需求[10?14]，采用波形存儲方式生成信號，波形的生成需要在后臺PC 上完成，當需要并發(fā)生成多路信號時，系統(tǒng)的時延也會進一步加大，與系統(tǒng)實時響應指標構(gòu)成矛盾。

2 寬帶實時信號生成方法

2.1 信號生成流程

常規(guī)實時信號生成是將一定帶寬的基帶信號通過正交調(diào)制生成一個較高頻率附近的帶寬信號，即：

式中：a(t)表示帶寬為Bs的基帶信號；fz為最終生成信號的載波頻率。

一般情況，被調(diào)制的載波頻率fz遠遠大于信號帶寬Bs。由于低時鐘頻率芯片處理器的DDS（直接數(shù)字式頻率合成器）單元生成的本振頻率只能小于工作時鐘的12，因此隨著載波頻率的增大，會大大增加了處理器成本，并且生成不了最高頻率高于工作時鐘的信號。

本文設計采用多路低時鐘頻率芯片處理器并行合作處理，代替使用單路高時鐘頻率芯片處理器的信號生成方案，分別研究了基帶信號和載波信號在并行合作處理場景下的信號變換計算方法，推導出多路并行合作處理場景的插值濾波器結(jié)構(gòu)，和多路并行合作生成載波的DDS 參數(shù)關系，在基帶內(nèi)形成I 路和Q 路兩路正交信號，經(jīng)插值濾波后正交混頻并合并成瞬時帶寬內(nèi)的基帶信號，用來運行此功能的硬件平臺如圖1 所示。

圖1 信號生成硬件平臺組成圖

2.2 在低時鐘處理器上完成高采樣率信號的方法

假設低時鐘頻率芯片處理器的最大工作時鐘頻率為fo，要生成信號的帶寬為Bs，中心頻率為fz，當它們存在如下關系：

1）信號中心頻率大于處理器的最大工作時鐘頻率，即fz>fo。

2）要生成信號的帶寬小于處理器的中心，即Bs

那么可以通過如下兩類關鍵信號變換方法完成信號的生成：

1）研究采用多個低時鐘頻率芯片處理器組合完成插值濾波器功能的計算方法，設計等效濾波器和信號處理流程，完成基帶信號的并行分路處理。

首先根據(jù)信號生成設備指標，確定信號從FIFO 緩存單元輸入D/A 處理器的速率fs，滿足：fs>2fz，從而確定單個低時鐘頻率芯片處理器的工作時鐘，滿足≤fo，并且fs=，N為處理器的個數(shù)。根據(jù)信號帶寬Bs、采樣率fs和需要的插值倍數(shù)N，設計插值濾波器。

由式（7）完成基帶信號在低時鐘處理器上的插值濾波變換。

其中第N個芯片處理器完成的基帶信號插值濾波計算為：

2）研究使用多個低工作時鐘DDS 生成高頻率載波信號的載波等效變換法及參數(shù)配置規(guī)則。

由于處理器各單元的工作時鐘頻率是一致的，因此載波信號同樣使用N路信號組合表示，將載波信號用N路DDS 生成的正弦和余弦信號表示時，首先要根據(jù)載波信號頻率求出每路DDS 生成的正弦或余弦信號的頻率和初相。由于基帶信號處理與載波信號生成使用同一個低時鐘頻率芯片處理器，因此每個DDS 生成信號的采樣率為。

需要的載波信號可以寫為：

用多個低時鐘頻率芯片處理器實現(xiàn)時，單個信號處理的輸出余弦信號為：

從而實現(xiàn)用小于低時鐘頻率芯片處理器工作時鐘的頻率為f′z的本振信號組合生成頻率為fz的高頻率載波信號。

2.3 經(jīng)低時鐘頻率芯片處理后的信號合并方法

將并行分路的多個信號低速率低時鐘頻率芯片處理器合作生成的基帶信號與DDS 生成的合作載波信號在處理器頻率為的工作時鐘上進行正交調(diào)制，生成的N路并行數(shù)據(jù)為，其中：

然后將緩存器的數(shù)據(jù)按照先入先出原則，以fs速率送入D/A 處理器中。從而完成信號的整個生成過程。通過以上步驟就完成了信號的生成過程，如圖2 所示。

圖2 信號生成流程示意圖

3 結(jié)論

本文重點解決了使用N個低工作時鐘頻率芯片處理器通過合作，組合生成高頻率載波寬帶信號的問題，從而實現(xiàn)了在較低工作時鐘頻率下，完成較高頻率信號流的實時生成過程。使用本文提供的信號生成方法，既能降低信號生成系統(tǒng)的硬件設備成本，又能實現(xiàn)當前芯片處理器按照奈奎斯特定律生成不了的高頻率信號。