半導(dǎo)體細(xì)微化（Scaling）是目前半導(dǎo)體行業(yè)最熱門的話題之一。隨著DRAM等的芯片元器件在內(nèi)的大部分電子元器件和存儲(chǔ)單元趨于超小型化，對(duì)于高度集成技術(shù)的需求也逐漸提高，超小型芯片將可以儲(chǔ)存并快速處理天文數(shù)字般的數(shù)據(jù)量。

日本產(chǎn)業(yè)技術(shù)綜合研究所近年來致力于開發(fā)新一代半導(dǎo)體的晶體管結(jié)構(gòu)，預(yù)計(jì)有助于制造電路細(xì)微化的高性能半導(dǎo)體。半導(dǎo)體細(xì)微化的技術(shù)逐年提高，不同研究機(jī)構(gòu)之間的合作或?qū)⒊蔀榇蜷_局面的方法之一。

新結(jié)構(gòu)的場(chǎng)效應(yīng)晶體管（FET），將硅（Si）和鍺（Ge）等不同材料從上下方堆疊、使n型和p型場(chǎng)效應(yīng)晶體管靠近的名為“CFET”的結(jié)構(gòu)。日本産業(yè)技術(shù)綜合研究所表示，這在世界上首次實(shí)現(xiàn)。

研究成果發(fā)表于2020年12月在線上舉行的半導(dǎo)體相關(guān)國際會(huì)議“IEDM2020”上，日本產(chǎn)業(yè)技術(shù)綜合研究所等將在今后約3年里向民營企業(yè)轉(zhuǎn)讓技術(shù)，力爭(zhēng)實(shí)現(xiàn)實(shí)用化。

與此前的晶體管相比，CFET結(jié)構(gòu)的晶體管性能高、面積小，有助于制造2nm以下線寬的新一代半導(dǎo)體。晶體管是在半導(dǎo)體之中承擔(dān)電信號(hào)切換等的基本電子元件，但要實(shí)現(xiàn)細(xì)微化，改善結(jié)構(gòu)成為課題。

把半導(dǎo)體晶片的晶體管以高密度集成后，能夠以高速、低耗電量處理人工智能（AI）等。如果應(yīng)用于數(shù)據(jù)中心等，有望大幅削減電力消耗。

目前最新款智能手機(jī)使用5nm線寬半導(dǎo)體，今后將采用3nm、2nm產(chǎn)品，此次開發(fā)的新型晶體管預(yù)計(jì)應(yīng)用于2024年以后的尖端半導(dǎo)體。不過，將來哪種晶體管結(jié)構(gòu)得到采用仍未確定，或?qū)⑷Q于性價(jià)比。