聶國(guó)健, 于 迪, 常玉春, 劉 巖, 楊 云, 李欣榮

(1.工業(yè)和信息化部電子第五研究所 可靠性數(shù)據(jù)中心, 廣州510610; 2.大連理工大學(xué) 微電子學(xué)院, 遼寧 大連116000)

0 引 言

隨著器件工藝進(jìn)入深亞微米時(shí)代, 電路集成度不斷增高, 使器件內(nèi)部的電場(chǎng)和電流密度增加, 電路可靠性問(wèn)題變得越來(lái)越重要。 可靠性問(wèn)題不僅會(huì)對(duì)電路的性能造成影響, 而且也會(huì)嚴(yán)重影響工藝技術(shù)的縮減[1], 為此, 基于可靠性的性能退化研究工作勢(shì)在必行。 結(jié)合電路研制周期、 成本及復(fù)雜的使用環(huán)境等多重因素影響, 虛擬驗(yàn)證成為驗(yàn)證發(fā)展的必然。 因此, 設(shè)計(jì)出切合實(shí)際的可靠性虛擬仿真是當(dāng)前電路驗(yàn)證的挑戰(zhàn)之一。

近年來(lái), 國(guó)外Cadence、 Synopsys 和Mentor 公司聯(lián)合推出的UVM(Universal Verification Methoclology)驗(yàn)證方法學(xué), 是基于System Verilog 驗(yàn)證語(yǔ)言建立的一套新一代的功能驗(yàn)證方法學(xué), 在許多國(guó)外IC 設(shè)計(jì)公司得到了廣泛應(yīng)用[2], 并開發(fā)出了一系列可靠性仿真工具, 如Cadence 公司開發(fā)的Relxpert 軟件模塊、 Mentor公司的Eldo 軟件、 馬里蘭大學(xué)的maCRO 軟件、 TI 公司的HOTRON 軟件等工具均已成為成熟的應(yīng)用產(chǎn)品。

值得關(guān)注的是, 工信部電子五所、 北京大學(xué)微電子所、 西安電子科技大學(xué)微電子學(xué)院等通過(guò)開展半導(dǎo)體器件與集成電路的可靠性技術(shù)研究工作[3-4], 推出了CARMES、 ICSES、 XDRT 等可靠性仿真工具[5-6], 但上述工具主要是建立在國(guó)外HCI ( Hot Carrier Induced)、 NBTI ( Negative Bias Temperature Instability)及互連等失效模型復(fù)用基礎(chǔ)上, 其系統(tǒng)性、 全面性和準(zhǔn)確性還有待進(jìn)一步完善提升。 此外, 對(duì)大規(guī)模集成電路, 其模擬電路部分與數(shù)字電路部分相比更容易失效, 且集成電路失效的原因80% 都是由模擬電路部分失效造成的[7]。 卿健等[8]建立了基于NBTI 效應(yīng)的VerilogA 等效受控電壓源, 有效反映NBTI 退化對(duì)電路性能的影響; 藏范軍等[9]提出兩種電平轉(zhuǎn)換電路方案, 解決了傳統(tǒng)電平轉(zhuǎn)換電路性能較差, 且易產(chǎn)生誤碼的問(wèn)題; 劉紅等[10]采用基于信息熵的方法生成被測(cè)容差電路的故障特征, 可對(duì)容差電路的軟故障進(jìn)行診斷定位; 此外, 還有許多研究人員分別對(duì)模擬乘法器、 QFP(Quad Flat Package)封裝互連結(jié)構(gòu)、 電路板和IGBT(Insulated Gate Bipolar Transistor)等模塊進(jìn)行了性能退化研究[11-14], 但上述研究均是針對(duì)某一特定模塊開展的, 未形成通用、 系統(tǒng)性的性能退化仿真方法。 綜上, 筆者通過(guò)對(duì)失效機(jī)理模型的深入研究, 完成了仿真流程模型設(shè)計(jì)、 失效物理模型推導(dǎo)及模型參數(shù)提取3 項(xiàng)關(guān)鍵工作, 最終得到了一種準(zhǔn)確、 可行的模擬電路性能退化仿真方法。

1 模擬電路性能退化機(jī)理模型研究

1.1 HCI 模型

隨著集成電路器件特征尺寸的減小, 器件溝道中的電場(chǎng)強(qiáng)度會(huì)增大。 在高電場(chǎng)作用下, 溝道內(nèi)會(huì)形成熱載流子, 當(dāng)其能量大于柵氧化層勢(shì)壘時(shí), 載流子會(huì)進(jìn)入到氧化層內(nèi)部, 產(chǎn)生界面態(tài)陷阱和氧化層陷阱電荷, 引起氧化層的損傷, 從而導(dǎo)致閾值電壓、 遷移率等電學(xué)性能的改變。 其中, 閾值電壓的變化ΔVth和界面態(tài)陷阱的關(guān)系[15]可表示為

其中Eox是柵壓作用下的垂直電場(chǎng);Em是漏極電壓作用下的最大橫向電場(chǎng);λ是熱電子的平均自由路徑;φit是熱電子產(chǎn)生一次碰撞電離所需要的最小能量。

遷移率的退化μ計(jì)算公式為

模型中部分參數(shù)取值如表1 所示。

表1 HCI 模型系數(shù)取值Tab.1 HCI model coefficient values

1.2 NBTI 模型

在高溫和負(fù)柵壓作用下, 器件溝道中的空穴會(huì)向Si-SiO2界面移動(dòng), 在進(jìn)入柵氧化層后, 將造成界面陷阱電荷或氧化層中固定正電荷的積累, 進(jìn)而引起閾值電壓等電學(xué)性能的變化。 為了能捕獲應(yīng)力和恢復(fù)周期初始時(shí)的閾值電壓的突然變化, 采用基于反應(yīng)擴(kuò)散的預(yù)測(cè)模型。 閾值電壓變化模型[16]如圖1 所示。

圖1 閾值電壓變化模型Fig.1 The variation model of threshold voltage

在應(yīng)力(stress)階段, 即時(shí)間t在t1～t2階段時(shí), 閾值電壓變化可表示為

式(3)、 式(4)中部分參數(shù)可由

計(jì)算得到。 其中t′對(duì)應(yīng)于載流子擴(kuò)散到距離為Tox的時(shí)間, 如對(duì)1.2 nm 厚的柵氧化層,t′的默認(rèn)值為2.5 ms。 研究表明, 采用一個(gè)長(zhǎng)期( long-term) 的閉環(huán)模型, 可以處理多個(gè)周期內(nèi)應(yīng)力和恢復(fù)階段循環(huán)作用下的閾值電壓的變化, 該模型可根據(jù)氧化層厚度、 電壓、 占空比和信號(hào)概率進(jìn)行擴(kuò)展, 模型公式為

其中β為占空比,Tp為周期。 模型中部分參數(shù)默認(rèn)值如表2 所示。

表2 NBTI 模型系數(shù)取值Tab.2 NBTI model coefficient values

1.3 TDDB 模型

受工藝尺寸減小的影響, 柵氧化層所處的電場(chǎng)強(qiáng)度會(huì)增大, 在較高的電場(chǎng)下工作一段時(shí)間后, 氧化層的品質(zhì)會(huì)發(fā)生改變, 進(jìn)而導(dǎo)致柵電流等電學(xué)性能的改變。

TDDB 服從于weibull 分布[17], 累計(jì)失效概率可表示為

其中α是特征壽命(CL: Characteristic Lifetime),β是weibull 斜率參數(shù), 表示失效率的趨勢(shì)。 在綜合考慮溫度和柵氧表面的面積, 超薄(氧化層厚度小于5 nm(0.25 μm 工藝及以下))氧化層的TDDB 壽命模型可歸納為[17]

其中F為假設(shè)試驗(yàn)條件下的累積失效百分位數(shù)相同條件下的累積失效百分位數(shù),a,b,c,d,ATDDB是通過(guò)試驗(yàn)確定的模型擬合參數(shù)。 它們的典型值[18]分別為β=1.64,F=0.01%,a=-78,b=0.081,c=8.81×103,d=-7.75×105。

2 基于退化的spice 仿真器仿真流程

2.1 生成退化的spice 仿真器

根據(jù)退化模型公式, 修改BSIM4.5 模型源代碼, 再將退化的BSIM4.5 模型和spice 仿真器結(jié)合。 即:將BSIM4.5 和spice 仿真器結(jié)合, 在visual studio 中將生成可執(zhí)行文件(該可執(zhí)行文件是新生成的可靠性模型的仿真器)。

2.2 spice 模型選取

將生成的spice 仿真器放到IC-CAP2018 調(diào)用模型的路徑下, 以使IC-CAP 進(jìn)行模型仿真時(shí), 調(diào)用的是新建立的可靠性模型。 在使用IC-CAP 仿真時(shí), 需要先進(jìn)行如下操作: 首先, 設(shè)置IC-CAP 中的set up;其次, 提供符合IC-CAP 需要的spice 電路網(wǎng)表文件; 最后, 在前兩步的基礎(chǔ)上進(jìn)行仿真。

2.3 模型參數(shù)提取

事實(shí)上, 上述失效物理模型的確定還需要經(jīng)過(guò)測(cè)試、 擬合和參數(shù)提取等步驟, 測(cè)試的目的是采集數(shù)據(jù), 并用其數(shù)據(jù)進(jìn)行曲線的擬合和參數(shù)的提取。 對(duì)HCI、 NBTI 和TDDB 的性能退化模型, 測(cè)試方法為:1) 不同Vgs下(Vgs從0.8 V ～3.3 V), 在Vbs=0 V 時(shí)測(cè)試Ids與Vds, 得Id-Vd曲線; 2) 不同Vgs下, 在Vbs=-1.5 V時(shí)測(cè)試Ids與Vds, 得Id-Vd曲線; 3) 不同Vbs下, 在Vd=0.1 V 時(shí)測(cè)試Ids與Vgs, 得Id-Vg曲線; 4) 不同Vbs下, 在Vd=3.3 V 時(shí)測(cè)試Ids與Vgs, 得Id-Vg曲線。 在施加應(yīng)力階段內(nèi)選取特定時(shí)間點(diǎn)進(jìn)行測(cè)試, 在每個(gè)時(shí)間點(diǎn)均會(huì)得到4 個(gè)mdm 文件。

參數(shù)提取的基本流程如圖2 所示, 將測(cè)量得到的mdm 文件導(dǎo)入ICCAP2018 中, 將同一應(yīng)力階段內(nèi)每個(gè)時(shí)間點(diǎn)的參數(shù)曲線擬合好, 再對(duì)比各個(gè)時(shí)間點(diǎn)下的模型卡的參數(shù), 從而得到各個(gè)參數(shù)隨時(shí)間變化的關(guān)系。

圖2 BSIM 模型參數(shù)提取流程Fig.2 The extraction process of BSIM model parameter

2.4 模擬電路部分的仿真

流程如圖3 所示, 根據(jù)晶體管級(jí)可靠性計(jì)算公式和參數(shù)衰減值, 修改單元庫(kù)中的模型文件, 使其包含由失效機(jī)制導(dǎo)致的參數(shù)漂移值, 生成退化的模型參數(shù)文件, 最終利用衰減的單元庫(kù)模型與網(wǎng)表, 即可計(jì)算模擬電路中性能的退化量。

圖3 模擬電路部分退化仿真流程Fig.3 The degradation simulation of simulation circuit

3 典型運(yùn)算放大器性能退化研究

3.1 電路原理圖及測(cè)試圖繪制

采用Cadence virtuoso 軟件繪制由3.3 V MOS 管搭建的軌到軌(Rail to Rail)運(yùn)放電路原理圖(見(jiàn)圖4)及電路測(cè)試圖(見(jiàn)圖5)。

圖4 軌到軌運(yùn)放電路原理圖Fig.4 Rail-to-rail operational amplifier circuit schematic

圖5 運(yùn)放電路測(cè)試圖Fig.5 The test chart of operational amplifier circuit

3.2 測(cè)試電路網(wǎng)表及衰減模型獲取

測(cè)試電路網(wǎng)表及部分帶有衰減的spice 模型分別如圖6a 和圖6b 所示。

圖6 測(cè)試電路網(wǎng)表及衰減模型Fig.6 Test circuit netlist and attenuation model

3.3 仿真結(jié)果分析

筆者采用Cadence spectre 對(duì)軌到軌運(yùn)放電路性能退化進(jìn)行測(cè)試仿真, 仿真結(jié)果如圖7 所示。 從圖7a可以得出, 運(yùn)放電路在25 ℃下工作2 年后,閾值電壓值漂移約為46.37 mV; 從圖7b 中可以得出, 運(yùn)放電路在25 ℃下工作10 年后, 閾值電壓值漂移約為80 mV。 按照J(rèn)EDEC-JASD28 標(biāo)準(zhǔn)規(guī)定, 閾值電壓較正常時(shí)漂移50 mV, 則該器件失效。 因此, 工作2 年后, 該器件正常工作; 但在工作10 年后, 該器件失效。

圖7 運(yùn)算放大電路25 ℃下性能退化仿真結(jié)果Fig.7 The simulation results of performance degradation at 25 ℃

4 結(jié) 語(yǔ)

筆者通過(guò)對(duì)國(guó)內(nèi)外模擬電路虛擬化驗(yàn)證技術(shù)現(xiàn)狀進(jìn)行分析, 闡述了模擬電路虛擬化驗(yàn)證工作的必要性; 提出了模擬電路虛擬化驗(yàn)證流程, 并對(duì)常見(jiàn)的HCI、 NBTI、 TDDB 失效物理模型進(jìn)行深入理論研究,總結(jié)出了模型參數(shù)提取方法; 選取3.3 V MOS 管搭建的軌到軌運(yùn)放電路進(jìn)行驗(yàn)證, 得出在25 ℃環(huán)境溫度下, 工作2 年和10 年后的閾值電壓漂移值及器件的失效狀態(tài)。 概括來(lái)講, 該項(xiàng)研究以理論結(jié)合具體仿真工具的方式, 實(shí)現(xiàn)了對(duì)典型模擬電路性能退化的虛擬化驗(yàn)證, 這對(duì)后續(xù)集成電路的虛擬驗(yàn)證工作的開展提供一定技術(shù)支撐。