張?為，王佳琪，童?煒

一種高精度直流參數(shù)測(cè)試系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

張?為1，王佳琪1，童?煒2

(1. 天津大學(xué)微電子學(xué)院，天津 300072；2. 長(zhǎng)江存儲(chǔ)科技有限公司，上海 201210)

隨著集成電路產(chǎn)業(yè)的快速發(fā)展，芯片的集成度越來(lái)越高，芯片測(cè)試成本占整個(gè)生產(chǎn)成本的比例越來(lái)越大．高精度、低成本的直流參數(shù)自動(dòng)測(cè)試系統(tǒng)已然成為現(xiàn)今集成電路測(cè)試的必然要求．為滿足我國(guó)當(dāng)代集成電路產(chǎn)業(yè)發(fā)展的需要，快速且有效地檢驗(yàn)芯片性能，對(duì)集成電路直流參數(shù)測(cè)試原理和測(cè)試技術(shù)展開(kāi)研究．提出了一種基于現(xiàn)場(chǎng)可編程門(mén)陣列的集成電路直流參數(shù)的測(cè)試方法，在模塊化的設(shè)計(jì)原則基礎(chǔ)上，以低成本高精度為方向，搭建了測(cè)試系統(tǒng)的軟硬件框架結(jié)構(gòu)．設(shè)計(jì)了具有寬測(cè)試范圍、高測(cè)量精度的精密測(cè)量電路，具有16個(gè)獨(dú)立可編程電壓輸出通道和一路測(cè)量電路，可以施加并測(cè)量最大±30V的電壓和最大±500mA的電流．系統(tǒng)采用現(xiàn)場(chǎng)可編程門(mén)陣列作為控制中心，通過(guò)硬件語(yǔ)言Verilog HDL編程實(shí)施對(duì)系統(tǒng)的邏輯控制，進(jìn)一步降低成本并提高系統(tǒng)的可移植性；通過(guò)線性擬合得出每一條測(cè)試回路的校準(zhǔn)系數(shù)，改變DAC實(shí)際偏移量，使得施加在被測(cè)器件上的激勵(lì)值接近理想值來(lái)提高系統(tǒng)測(cè)試精度．實(shí)驗(yàn)采用高精度電阻作為負(fù)載對(duì)不同測(cè)量模式下的系統(tǒng)性能進(jìn)行了驗(yàn)證并計(jì)算出測(cè)試精度，測(cè)試結(jié)果顯示：基于現(xiàn)場(chǎng)可編程門(mén)陣列的直流參數(shù)測(cè)試系統(tǒng)取得了較高的測(cè)試精度和較廣的測(cè)試范圍，經(jīng)校準(zhǔn)后的測(cè)試系統(tǒng)相對(duì)誤差都在±0.03%之內(nèi)，能夠滿足三維閃存芯片直流參數(shù)測(cè)試的需要，并且具有一定的通用性．

集成電路測(cè)試；直流參數(shù)測(cè)試；精密測(cè)量單元；系統(tǒng)誤差校準(zhǔn)；現(xiàn)場(chǎng)可編程門(mén)陣列

集成電路(integrated circuit，IC)的設(shè)計(jì)技術(shù)、測(cè)試技術(shù)和制造技術(shù)一起并稱(chēng)為集成電路的3大關(guān)鍵技術(shù)[1]．直流參數(shù)測(cè)試是IC測(cè)試中的關(guān)鍵一環(huán)，是驗(yàn)證集成電路質(zhì)量和性能的重要手段[2]．從20世紀(jì)70年代以來(lái)，我國(guó)已開(kāi)展了大量IC測(cè)試系統(tǒng)的相關(guān)研究，也取得了階段性成果[3]．但我國(guó)測(cè)試技術(shù)的研究起步較晚，國(guó)內(nèi)相關(guān)人才嚴(yán)重缺失，先進(jìn)測(cè)試技術(shù)由發(fā)達(dá)國(guó)家壟斷[4]，設(shè)備雖已有不少型號(hào)，但是在性能、通用性和工藝上與國(guó)外的測(cè)試設(shè)備相比還有很大不足，開(kāi)展集成電路測(cè)試技術(shù)的研究對(duì)我國(guó)集成電路產(chǎn)業(yè)的發(fā)展具有重要意義．

精密測(cè)量單元(precision measurement unit，PMU)是直流參數(shù)測(cè)試的核心單元，能夠?qū)Ρ粶y(cè)器件(device under test，DUT)施加激勵(lì)與測(cè)量響應(yīng)[5]．對(duì)于PMU的設(shè)計(jì)一般采用專(zhuān)用PMU測(cè)量芯片[6]如AD5522，最高可以實(shí)現(xiàn)不區(qū)分量程的-1212V的電壓輸出與測(cè)量．但隨著集成電路的不斷發(fā)展，例如3D NAND閃存芯片在編程模式下的編程電壓為20～25V，在高壓情況下會(huì)達(dá)到30V，現(xiàn)有的專(zhuān)用PMU測(cè)量芯片已經(jīng)無(wú)法滿足日益精進(jìn)的測(cè)試需求．

現(xiàn)場(chǎng)可編程門(mén)陣列(field programmable gate array，F(xiàn)PGA)是一款基于通信體系結(jié)構(gòu)的信號(hào)處理器[7]，通過(guò)編程改變處理器的配置信息，可滿足不同的設(shè)計(jì)功能，具有較高的可移植性．本文選用FPGA作為系統(tǒng)的控制器，控制PMU實(shí)現(xiàn)電壓/電流的施加與測(cè)量，保證測(cè)試系統(tǒng)的穩(wěn)定性和準(zhǔn)確性，而且有利于提高測(cè)試系統(tǒng)的通用性和靈活性，降低測(cè)試成本．

1?直流參數(shù)測(cè)試原理

直流參數(shù)測(cè)試用來(lái)確定芯片的直流電氣性能，是基于歐姆定律測(cè)試DUT參數(shù)的穩(wěn)態(tài)測(cè)試方法，在DUT的引腳上施加電流/電壓，測(cè)出具體的參數(shù)值[8].測(cè)試以DUT的規(guī)范書(shū)為標(biāo)準(zhǔn)，在IC的規(guī)定端子施加電壓/電流，使IC處于工作狀態(tài)，測(cè)量特定管腳上的響應(yīng)值，如果響應(yīng)值在設(shè)定的判斷范圍內(nèi)，則測(cè)試正確；反之，則測(cè)試結(jié)果失敗[9]．

2?測(cè)試系統(tǒng)的結(jié)構(gòu)實(shí)現(xiàn)

為了達(dá)到對(duì)DUT的自動(dòng)測(cè)試與判斷是否失效的目的，系統(tǒng)必須具備數(shù)據(jù)傳輸、自動(dòng)采集、數(shù)據(jù)存儲(chǔ)和分析處理等功能．搭建的測(cè)試系統(tǒng)如圖1所示，從模塊功能上可將該直流參數(shù)測(cè)試系統(tǒng)主要分為４大部分：總線驅(qū)動(dòng)單元、精密測(cè)量單元、模數(shù)/數(shù)模轉(zhuǎn)換單元和FPGA及其外圍電路．

圖1?直流參數(shù)測(cè)試系統(tǒng)

系統(tǒng)總線作為上位機(jī)與FPGA控制中心的溝通橋梁，將上位機(jī)的測(cè)試指令傳輸給FPGA并將相應(yīng)的測(cè)量數(shù)據(jù)傳回上位機(jī)．FPGA在接收到正確的測(cè)試指令后，控制PMU單元施加測(cè)試激勵(lì)和測(cè)量電路響應(yīng)：數(shù)模和模數(shù)轉(zhuǎn)換器完成數(shù)字信號(hào)與模擬信號(hào)之間的轉(zhuǎn)換，數(shù)模轉(zhuǎn)換器將施加值由數(shù)字信號(hào)轉(zhuǎn)換為模擬量施加到測(cè)試環(huán)路中；待電路工作穩(wěn)定后，模數(shù)轉(zhuǎn)換器將測(cè)量值轉(zhuǎn)換為數(shù)字信號(hào)后傳回上位機(jī)，上位機(jī)根據(jù)傳回的數(shù)據(jù)比對(duì)DUT參數(shù)手冊(cè)給出判斷結(jié)果．

3?精密測(cè)量單元的設(shè)計(jì)

精密測(cè)量單元是系統(tǒng)的主要功能單元，目前，直流參數(shù)測(cè)試一般采用兩種方式，一種是直接購(gòu)買(mǎi)國(guó)外價(jià)格昂貴的自動(dòng)化測(cè)試設(shè)備(automatic test equipment，ATE)，如美國(guó)Teradyne公司的Magnum V測(cè)試機(jī)售價(jià)在百萬(wàn)元以上，嚴(yán)重制約了中小型企業(yè)的發(fā)展；另一種是使用專(zhuān)用PMU測(cè)量芯片如AD5520/AD5522搭配外圍電路完成測(cè)量功能[10]，但容易受到芯片功能的制約，測(cè)量范圍和測(cè)試精度有限，無(wú)法滿足行業(yè)發(fā)展的需要[11]．因此，為擴(kuò)寬直流參數(shù)測(cè)量范圍，提高測(cè)量精度，本文采用分立器件設(shè)計(jì)PMU電路，由運(yùn)算放大器、功率放大器等組成反饋回路以獲得穩(wěn)定輸出與驅(qū)動(dòng)負(fù)載的能力．在FPGA的控制下，系統(tǒng)能夠提供準(zhǔn)確的激勵(lì)值，待電路穩(wěn)定后，由檢測(cè)放大器采集電路響應(yīng)值并傳送至上位機(jī)進(jìn)行處理．

3.1?PMU的硬件結(jié)構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的PMU電路主要由DAC、ADC、運(yùn)算放大器、功率放大器以及光耦繼電器組成，如圖2所示，可以測(cè)量最大30V的電壓和最大500mA的?電流．

圖2?PMU模塊原理

PMU單元包括16條可獨(dú)立輸出的電壓通道，由兩塊8通道的DAC8568級(jí)聯(lián)組成，每一條輸出通道上由一對(duì)光耦繼電器KMS_1(1～16)控制通斷，為DUT的電源和管腳供電．為提高測(cè)試的靈活性，一般要求盡可能多的引腳可以獨(dú)立設(shè)置不同的電平，理想情況下是每一個(gè)引腳都可以單獨(dú)設(shè)置，但這樣一來(lái)大大增加了設(shè)計(jì)成本．結(jié)合實(shí)際測(cè)試需求，將這16個(gè)電壓輸出通道分為4組，接不同放大系數(shù)的電壓放大電路，按電壓輸出范圍分為中壓通道、高壓通道、低壓通道和高低壓通道，具體電壓范圍和電流量程如表1所示．

表1?PMU單元的供電電壓及電流量程

Tab.1?Supply voltage and current range of the PMU unit

十六位數(shù)模轉(zhuǎn)換器DAC8760用于實(shí)現(xiàn)輸出穩(wěn)定、精準(zhǔn)的激勵(lì)值，模數(shù)轉(zhuǎn)換器則選用十六位高速低功耗模數(shù)轉(zhuǎn)換器ADC7685[12]，待電路穩(wěn)定后采集采樣電阻上的電壓值來(lái)獲取DUT的響應(yīng)值．電壓/電流值經(jīng)過(guò)ADC Buffer進(jìn)入MEAS_IN，作為ADC的輸入，完成模數(shù)轉(zhuǎn)換后將數(shù)字值傳回．同時(shí)，為保證測(cè)試準(zhǔn)確度，減小系統(tǒng)誤差，在后期誤差處理時(shí)將整個(gè)線路中各個(gè)器件引起的獨(dú)立誤差作為整體誤差，設(shè)置了5V基準(zhǔn)電壓和高精度低溫漂電阻在每次上電時(shí)做自校準(zhǔn)．

為了降低繼電器內(nèi)阻對(duì)電路的影響，在電流/電壓采樣電路中采用四線開(kāi)爾文的連接方式[13]．同樣，為提高測(cè)試精度，對(duì)DUT的施加激勵(lì)和測(cè)量響應(yīng)采用開(kāi)爾文的連接方式分開(kāi)接線．為防止發(fā)生如短路等意外情況，保護(hù)測(cè)試系統(tǒng)和被測(cè)器件，電路中設(shè)有電壓/電流鉗位保護(hù)功能．

3.2?PMU工作模式設(shè)置

系統(tǒng)將PMU工作模式設(shè)置為4種，分別為：加電壓測(cè)電流(force voltage measure current，F(xiàn)VMI)、加電壓測(cè)電壓(force voltage measure voltage，F(xiàn)VMV)、加電流測(cè)電壓(force current measure voltage，F(xiàn)IMV)和加電流測(cè)電流(force current measure current，F(xiàn)IMI)．

當(dāng)電路工作在FVMI模式下，KS21、KS22連接不同阻值的高精度采樣電阻，通過(guò)開(kāi)斷KS21、KS22選擇不同的電流量程，再選擇對(duì)應(yīng)量程的KS9、KS10、KS23開(kāi)關(guān)對(duì)把采樣電阻兩端電壓送入V-I轉(zhuǎn)換電路，同時(shí)關(guān)閉開(kāi)關(guān)KS20，電流值通過(guò)驅(qū)動(dòng)電路進(jìn)入ADC轉(zhuǎn)換為數(shù)字值并通過(guò)串口傳回上位機(jī)．

當(dāng)電路工作在FVMV模式下，DAC的電壓輸出管腳提供所需的測(cè)試電壓，KS4、KS20導(dǎo)通，此時(shí)B點(diǎn)接地，A點(diǎn)電壓等于DAC輸出電壓．KS11、KS12連接不同衰減系數(shù)的電壓衰減電路，通過(guò)控制開(kāi)關(guān)KS11、KS12、KS13來(lái)選擇不同的電壓量程，電壓值通過(guò)驅(qū)動(dòng)電路進(jìn)入ADC轉(zhuǎn)換為數(shù)字值．

FIMI模式下，KS3、KS14導(dǎo)通，通過(guò)V-I轉(zhuǎn)換電路將電壓轉(zhuǎn)換為對(duì)應(yīng)的電流值，和FVMI模式下一樣，控制開(kāi)關(guān)電路的導(dǎo)通選定測(cè)量電流量程，經(jīng)V-I轉(zhuǎn)換電路進(jìn)入MEAS_IN，進(jìn)入ADC．

FIMV模式下施加電流方式與FIMI相同，測(cè)量電壓量程選取方式和測(cè)量值的獲取與FVMV模式下相同．

4?測(cè)試系統(tǒng)的邏輯控制

采用FPGA作為測(cè)試系統(tǒng)的邏輯控制器件，由外部晶振提供系統(tǒng)時(shí)鐘，硬件語(yǔ)言用Verilog HDL編程[14]，進(jìn)行測(cè)試的參數(shù)設(shè)定，如測(cè)試模式、量程選擇等．并通過(guò)SPI接口向DAC8760發(fā)送測(cè)試向量，同時(shí)啟動(dòng)ADC7685進(jìn)行采樣并轉(zhuǎn)換回讀的測(cè)試數(shù)據(jù)，測(cè)試數(shù)據(jù)在軟件中進(jìn)行數(shù)值轉(zhuǎn)換和誤差校準(zhǔn)后，顯示在上位機(jī)中，并與預(yù)定值比較，判斷測(cè)試結(jié)果．系統(tǒng)控制流程如圖3所示．

圖3?系統(tǒng)測(cè)試流程

為保證測(cè)試準(zhǔn)確性，系統(tǒng)上電后首先進(jìn)行系統(tǒng)誤差校準(zhǔn)，設(shè)置合適的校準(zhǔn)系數(shù)，然后選擇系統(tǒng)的測(cè)試通道、測(cè)量模式、測(cè)試量程等參數(shù)．設(shè)置完成后系統(tǒng)會(huì)初始化并自檢，檢查是否存在參數(shù)設(shè)置不當(dāng)，若存在，系統(tǒng)會(huì)提示錯(cuò)誤；若能正常工作，系統(tǒng)開(kāi)始測(cè)試．DAC會(huì)對(duì)DUT施加測(cè)試激勵(lì)，同時(shí)啟動(dòng)ADC讀回器件響應(yīng)值，該響應(yīng)值通過(guò)軟件計(jì)算、校正后與預(yù)先設(shè)定值比較，然后給出測(cè)試結(jié)果．

FPGA作為硬件電路的主控中心，主要任務(wù)就是實(shí)現(xiàn)DAC電路的時(shí)序邏輯控制、ADC電路的時(shí)序邏輯控制和PMU測(cè)量電路各種繼電器狀態(tài)切換的控制邏輯，如圖4所示．

圖4?FPGA邏輯控制

FPGA接收到上位機(jī)發(fā)送的測(cè)試程序后，對(duì)接收到的地址和數(shù)據(jù)進(jìn)行譯碼，控制繼電器切換到相應(yīng)的工作狀態(tài)；配置DAC的寫(xiě)控制時(shí)序，使其輸出預(yù)設(shè)的激勵(lì)值；判斷ADC是否忙，若忙，進(jìn)入等待狀態(tài)；若不忙，根據(jù)ADC的讀控制時(shí)序，讀回電路響應(yīng)值.最后FPGA根據(jù)測(cè)試指令將測(cè)量數(shù)據(jù)傳給上位機(jī)．

正確的采樣數(shù)據(jù)、選擇合適的轉(zhuǎn)換芯片并正確地完成控制是系統(tǒng)實(shí)現(xiàn)準(zhǔn)確測(cè)量的關(guān)鍵一步. ADC7685具有靈活的串行接口模式，設(shè)計(jì)中采用3線模式，減少了線路連接，有利于信號(hào)隔離應(yīng)用．測(cè)試過(guò)程中，主要使用了CNV、SCK、SDO信號(hào)，如圖5所示．

圖5中：CNV是轉(zhuǎn)換輸入信號(hào)，具有啟動(dòng)轉(zhuǎn)換和使能SDO引腳的功能；SCK是串行時(shí)鐘輸入；SDO是串行數(shù)據(jù)輸出端口，與SCK同步將轉(zhuǎn)換結(jié)果輸出.

鑒于狀態(tài)機(jī)的穩(wěn)定性，采用狀態(tài)機(jī)的方法控制ADC，圖6為其狀態(tài)轉(zhuǎn)換圖．

狀態(tài)IDLE：狀態(tài)機(jī)的初始狀態(tài)，SCK≤0，?CNV≤0．

狀態(tài)CONV：令CNV≤1啟動(dòng)模數(shù)轉(zhuǎn)換．

狀態(tài)SCKH：在此狀態(tài)下SCK≤1，CNV≤0，16位轉(zhuǎn)換數(shù)據(jù)通過(guò)SDO管腳從高位開(kāi)始回傳．

狀態(tài)SCKL：在此狀態(tài)下SCK≤0，CNV≤0．狀態(tài)SCKH和狀態(tài)SCKL重復(fù)執(zhí)行，直到16位數(shù)據(jù)全部送出．

狀態(tài)END：結(jié)束狀態(tài)，等待ADC完成一次轉(zhuǎn)換后狀態(tài)機(jī)跳回IDLE狀態(tài)．

圖5?ADC7685 3線模式串行接口時(shí)序

圖6?ADC7685串行接口狀態(tài)轉(zhuǎn)換

編寫(xiě)測(cè)試程序后，通過(guò)QuartusⅡ軟件編譯燒錄，并聯(lián)合Modelsim進(jìn)行仿真，仿真結(jié)果與ADC7685串行接口的工作時(shí)序一致．

5?系統(tǒng)調(diào)試與誤差校準(zhǔn)

在完成硬件電路設(shè)計(jì)和驅(qū)動(dòng)程序設(shè)計(jì)后，通過(guò)JTAG連接器，將計(jì)算機(jī)與FPGA相連，完成FPGA的配置，驗(yàn)證測(cè)試系統(tǒng)的功能．驗(yàn)證結(jié)果關(guān)注的是施加電壓/電流和測(cè)量電壓/電流的準(zhǔn)確度和精度問(wèn)題，所以這里僅給出了加電壓測(cè)電流和加電流測(cè)電壓兩種測(cè)試功能的驗(yàn)證結(jié)果．

選取不同阻值的精密電阻作為負(fù)載，通過(guò)上位機(jī)設(shè)置預(yù)設(shè)的激勵(lì)電壓/電流理想值，電路穩(wěn)定后，在負(fù)載端使用高精度的五位半萬(wàn)用表重復(fù)8次測(cè)量施加到精密電阻上的實(shí)際電壓/電流值，計(jì)算得出的平均值記為實(shí)際施加值，并計(jì)算出實(shí)際值與理想值之間的相對(duì)誤差．ADC連續(xù)采樣50次，在去掉一個(gè)最大值和一個(gè)最小值之后計(jì)算剩余的48個(gè)數(shù)值的平均輸出值，記為測(cè)量值．表2記錄了兩種測(cè)試模式下不同量程范圍內(nèi)一組典型的PMU測(cè)試結(jié)果

表2?校準(zhǔn)前PMU測(cè)量數(shù)據(jù)

Tab.2?PMU measured data before calibration

由表2可以看出，DAC實(shí)際施加在負(fù)載上的激勵(lì)值，與理想值之間存在一定的偏差，這主要來(lái)源于測(cè)試系統(tǒng)中PMU的硬件電路，其中DAC電路和ADC電路是誤差的主要來(lái)源．為了提高測(cè)試精度，在設(shè)計(jì)PMU硬件電路中加入了基準(zhǔn)電壓和高精度低溫漂電阻，在系統(tǒng)初始化時(shí)檢驗(yàn)系統(tǒng)精度．

完成系統(tǒng)校準(zhǔn)后以同樣的方式重復(fù)實(shí)驗(yàn)，表3記錄了校準(zhǔn)后的PMU測(cè)量數(shù)據(jù)．

表3?校準(zhǔn)后PMU測(cè)量數(shù)據(jù)

Tab.3?PMU measured data after calibration

經(jīng)過(guò)校準(zhǔn)后，PMU測(cè)試通道的電壓誤差和電流誤差都得到相應(yīng)的減小，系統(tǒng)測(cè)試精度提高．校準(zhǔn)后，各個(gè)測(cè)試量程范圍內(nèi)相對(duì)誤差都在±0.03%之內(nèi).

表4中列出了本文設(shè)計(jì)的測(cè)試系統(tǒng)與大功率直流參數(shù)測(cè)試系統(tǒng)[10]、基于高度集成芯片AD5520和AD5522搭建的測(cè)試系統(tǒng)[15-16]的參數(shù)指標(biāo)．可以看出，使用集成測(cè)量芯片搭建的測(cè)試系統(tǒng)(AD5520系統(tǒng)和AD5522系統(tǒng))，測(cè)試范圍較窄，相對(duì)誤差較大；大功率直流參數(shù)測(cè)試系統(tǒng)具有較寬的電壓/電流范圍，但是測(cè)量精度不高，適用于一般的大功率模擬集成電路的測(cè)試．本文采用分立器件搭建基于FPGA的直流參數(shù)測(cè)試平臺(tái)在保證電壓/電流施加寬度的同時(shí)保證系統(tǒng)具有較高的精度，適用于現(xiàn)階段通用集成電路的測(cè)試，特別是三維閃存芯片的直流參數(shù)測(cè)試．

表4?各測(cè)試系統(tǒng)綜合性能對(duì)比

Tab.4 Comprehensive performance comparison of vari-ous test systems

6?結(jié)?語(yǔ)

本文著眼于當(dāng)前集成電路測(cè)試的迫切需要，設(shè)計(jì)了一款基于FPGA的集成電路直流參數(shù)測(cè)試系統(tǒng)．介紹了直流參數(shù)測(cè)試原理和測(cè)試系統(tǒng)的組成，特別是PMU模塊的設(shè)計(jì)和工作原理，利用FPGA強(qiáng)大的控制能力和可編程性，最終實(shí)現(xiàn)了一種寬測(cè)試范圍、高測(cè)量精度的直流參數(shù)測(cè)試系統(tǒng)，可以提供??±30V的激勵(lì)電壓，系統(tǒng)測(cè)試的相對(duì)誤差在±0.03%之內(nèi)，系統(tǒng)測(cè)試數(shù)據(jù)傳輸速率最高可達(dá)500Mb/s．

當(dāng)前企業(yè)研發(fā)生產(chǎn)中普遍通過(guò)購(gòu)買(mǎi)國(guó)外高端ATE測(cè)試機(jī)滿足測(cè)試需要，這種ATE測(cè)試機(jī)功能全面，但是價(jià)格昂貴，操作復(fù)雜．本文提出的桌面型測(cè)試儀，使用方便，操作簡(jiǎn)單，便于升級(jí)和維護(hù)，為三維閃存芯片的直流參數(shù)測(cè)試提供了一種低成本解決方案，在IC測(cè)試行業(yè)中有良好的應(yīng)用前景．

［1］ Kennedy S，Yuce M R，Redouté J M. Evaluation of conducted emission test methods for charge pump DC/DC converters[J]. IEEE Transactions on Reliability，2017，66(1)：170-177.

［2］ 張培旭. 我國(guó)集成電路測(cè)試技術(shù)現(xiàn)狀及發(fā)展策略[J]. 神州，2017(13)：243.

Zhang Peixu. Current status and development strategy of integrated circuit testing technology in China[J]. Shenzhou，2017(13)：243(in Chinese).

［3］ 俞建峰，陳?翔，楊雪瑛. 我國(guó)集成電路測(cè)試技術(shù)現(xiàn)狀及發(fā)展策略[J]. 中國(guó)測(cè)試技術(shù)，2009，35(3)：1-5.

Yu Jianfeng，Chen Xiang，Yang Xueying. Current status on Chinese integrated circuit testing technology and its development strategies[J]. China Measurement & Test，2009，35(3)：1-5(in Chinese).

［4］ 徐志君. 集成電路測(cè)試技術(shù)的應(yīng)用研究[J]. 電子測(cè)試，2018(9)：93，114.

Xu Zhijun. Research on application of integrated circuit testing technology[J]. Electronic Test，2018(9)：93，114(in Chinese).

［5］ 祝新軍，紀(jì)效禮，何少佳. 基于PMU的小型集成電路測(cè)試系統(tǒng)實(shí)現(xiàn)及性能分析[J]. 計(jì)算機(jī)測(cè)量與控制，2018，26(4)：58-61.

Zhu Xinjun，Ji Xiaoli，He Shaojia. Implementation and performance analysis of small scale integrated circuit test system based on PMU[J]. Computer Measurement & Control，2018，26(4)：58-61(in Chinese).

［6］ Toku H A. Developing new automatic test equipments(ATE)using systematic design approaches[C]// IEEE Autotestcon. Schaumburg，IL，USA，2013：1-7.

［7］ Monmasson E，Cirstea M N. FPGA design methodology for industrial control systems：A review[J]. IEEE Transactions on Industrial Electronics，2007，54(4)：1824-1842.

［8］ Heffernan D. An introduction to mixed-signal IC test and measurement[J]. Electronics & Communication Engineering Journal，2002，13(6)：236.

［9］ 檀彥卓，韓銀和，李曉維. 芯片驗(yàn)證測(cè)試及失效性分析[J]. 信息技術(shù)快報(bào)，2004，4(9)：1-11.

Tan Yanzhuo，Han Yinhe，Li Xiaowei. Chip verification test and failure analysis[J]. Information Technology Express，2004，4(9)：1-11(in Chinese).

［10］ 劉?軍. 大功率模擬集成電路直流參數(shù)測(cè)試研究與實(shí)現(xiàn)[D]. 成都：電子科技大學(xué)，2010：38-44.

Liu Jun. Research and Implementation of DC Parameter Test for High Power Analog Integrated Circuit[D]. Chengdu：University of Electronic Science and Technology，2010：38-44(in Chinese).

［11］ Texas Instruments. 12-/14-/16-bit，Octal-Channel，Ultra-low Glitch，Voltage Output DAC Converters with 2.5V，2ppm/℃Internal Reference[EB/OL]. http：//www.ti.com，2009-11-19.

［12］ Analog Devices. 16-bit，250ksps PulSAR ADC in MSOP [EB/OL]. https：//www.analog.com，2014-04-23.

［13］ 羅友哲，齊增亮，李鵬飛，等. 高精度電壓基準(zhǔn)測(cè)試的問(wèn)題及對(duì)策[J]. 電子技術(shù)與軟件工程，2017(1)：234.

Luo Youzhe，Qi Zengliang，Li Pengfei，et al. Problems and countermeasures of high precision voltage benchmark test[J]. Electronic Technology and Software Engineering，2017(1)：234(in Chinese).

［14］ 夏宇聞. 復(fù)雜數(shù)字電路與系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)[M]. 北京：北京航空航天大學(xué)出版社，1998.

Xia Yuwen. Verilog HDL Design Technology for Complex Digital Circuits and Systems[M]. Beijing：Beijing University of Aeronautics and Astronautics Press，1998(in Chinese).

［15］ 陳明亮. 數(shù)字集成電路自動(dòng)測(cè)試硬件技術(shù)研究[D]. 成都：電子科技大學(xué)，2010：48-49.

Chen Mingliang. Research on Automatic Test Hardware Technology of Digital Integrated Circuit[D]. Chengdu：University of Electronic Science and Technology，2010：48-49(in Chinese).

［16］ 郝葉軍. 數(shù)字集成電路測(cè)試儀測(cè)試通道電路設(shè)計(jì)[D]. 成都：電子科技大學(xué)，2011：18-20.

Hao Yejun. Digital Integrated Circuit Tester Test Channel Circuit Design[D]. Chengdu：University of Electronic Science and Technology，2011：18-20(in Chinese).

Design of an Integrated Circuit Test System for DC Parameters

Zhang Wei1，Wang Jiaqi1，Tong Wei2

(1. School of Microelectronics，Tianjin University，Tianjin 300072，China；2. Yangtze Memory Technologies Co.，Ltd.，Shanghai 201210，China)

As the integrated circuit industry develops rapidly，the chip testing costs for advanced integrated circuit account for a large proportion of the overall cost of chip production. Thus，designing reliable DC parameter automatic test systems with high precision and low cost is necessary. Accordingly，numerous studies have been conducted on integrated circuit DC parameter testing，and a test system has been proposed based on the field-programmable gate array(FPGA)that has beenwidely used in the embedded system. The designed system consists of several parts and follows the modular design principle.A precision measurement circuit was designed with 16 independently program-mable voltage output channels and one measurement circuit，which can provide and measure voltage up to ±30V and current up to ±500mA. To reduce the test cost and broaden the application range of the system，the FPGA that was programed using Verilog HDL，was employed to control the system.Additionally，the calibration coefficient of each test loop，whichwas obtained by linear fitting，was introduced to perfect the system and improve the test accu-racy. Therefore，the error caused by the device and analog circuit was calibrated，so that the excitation value applied to the device under the test is closest to the ideal value. During the test process，precise resistors were used as loads to verify the system performance under different measurement modes. The test results show that the FPGA-based DC parameter test system has a higher test accuracy and wider test range. The relative errors of the calibrated test systems are estimated within ±0.03%，indicating that the system can perform a DC parameter test of 3D NAND flash memory chips.

integrated circuit test；DC parameters test；precision measurement unit；system error calibration；field-programmable gate array

TN407

A

0493-2137(2020)12-1288-07

10.11784/tdxbz201908008

2019-08-05；

2019-12-18.

張?為(1975—??)，男，博士，教授，tjuzhangwei@tju.edu.cn.

王佳琪，jiaqi2017@tju.edu.cn.

國(guó)家重大科技專(zhuān)項(xiàng)資助項(xiàng)目(2017ZX02301).

Supported by the National Science and Technology Major Project of China(No. 2017ZX02301).

(責(zé)任編輯：王曉燕)