都赟赟，程敏敏，盧圣龍，趙懷松

（1.中國人民解放軍軍事科學院系統(tǒng)工程研究院，北京 100080；2.中國電科第五十研究所，上海 200331）

0 引言

毫米波通信[1]是當今移動通信的研究熱點，由于其波長短、頻帶資源寬，天線等部件具有體積小、信息傳輸速率極高和抗干擾截獲能力強等特點，適合實現(xiàn)高速寬帶無線通信。毫米波通信通過使用大規(guī)模天線陣列，使信號形成具有高增益高指向性的窄波束，可克服遠距離通信衰減較大的缺點，同時提高了通信抗偵聽、抗干擾能力，因而移動通信中都有著廣泛的應用前景。

針對大帶寬、超高速移動通信的需求，本文基于毫米波移動通信平臺開展相關研究。該平臺采用大規(guī)模陣列天線和模數(shù)混合波束賦形架構(gòu)，可實現(xiàn)遠距離超高速通信。本文主要研究了基于上述平臺的物理層幀結(jié)構(gòu)、并行同步算法、格雷序列同步算法等，詳細說明了基帶波形的FPGA(Field Programmable Gate Array)實現(xiàn)，并通過實物的實驗驗證，系統(tǒng)在5km 距離上空口速率可以達到1 Gbps[2]。

本文主要包括以下幾個部分：首先簡要介紹了平臺硬件架構(gòu)，之后分析了基帶的OFDM(Orthogonal Frequency Division Multiplexing)調(diào)制以及并行方式處理高速數(shù)據(jù)流等，并著重對接收機同步算法的并行實現(xiàn)進行了詳細的介紹，最后給出了驗證平臺的測試結(jié)果。

1 平臺硬件架構(gòu)

平臺硬件由天線陣列、射頻機箱、基帶機箱三部分組成，如圖1 所示。

圖1 系統(tǒng)硬件組成

其中，天線陣列射頻機箱完成信號的上下變頻、功率放大、小信號放大，以及數(shù)字-模擬信號的相互轉(zhuǎn)化。并且通過QSFP+(Quad Small Form Pluggable)接口和基帶機箱相連?；鶐C箱完成通信信道的調(diào)制解調(diào)、編解碼等工作，并且開展角度估計、波束賦型等天線控制算法的實現(xiàn)。

由于毫米波通信中波長較短，天線陣元尺寸不斷降低，天線陣元間間距不斷減小，天線數(shù)量增多。數(shù)字波束賦形算法的復雜度較高，用模擬數(shù)字混合波束賦形代替?zhèn)鹘y(tǒng)的全數(shù)字波束賦形。通過每個子陣反饋一路射頻信號，并通過射頻器件進行模擬賦形后，輸出基帶信號給數(shù)字賦形模塊進行最終賦形。模擬數(shù)字混合波束賦形可以大大減小數(shù)字波束賦形的復雜度，也可以減少前端射頻器件的數(shù)量。為了方便控制天線陣采用大規(guī)模（32）陣元天線，分成四個子陣，子陣采用數(shù)字波束賦型，每個子陣8 個天線單元，采用模擬矢量調(diào)制器控制，將最優(yōu)賦型權(quán)向量分配至數(shù)字、模擬波束賦型控制單元。為了提高系統(tǒng)的可靠性和一致性，最大限度的減少各個部分的連線，將射頻和中頻部分獨立放置，將中頻子系統(tǒng)、ADC(Analog-to-DigitalConverter)、DAC(Digital-to-Analog Converter)、基帶接口等部分實現(xiàn)一體化設計，如圖2 所示。其中每個一體化中頻板包含F(xiàn)PGA、MCU、時鐘發(fā)生器、2 通道的ADC和4 通道的DAC 等部分，可以支持兩個射頻通道。其中每通道ADC 采樣率2211.84 MHz，每通道DAC采樣率為552.96 Msps，能夠支持500 MHz 的射頻通道帶寬。射頻與基帶部分的接口采用QSFP+接口，傳輸速率達到40 Gbps。

圖2 中頻子系統(tǒng)一體化設計

2 毫米波基帶波形設計原理與FPGA 實現(xiàn)

2.1 系統(tǒng)基帶收發(fā)方案概述

物理層采用OFDM 調(diào)制解調(diào)技術，能夠更好的適應多徑和頻率選擇性信道[3]，為了應對系統(tǒng)初始建鏈時鏈路余量不足的問題，物理層劃分為窄帶幀（帶寬25 MHz）和寬帶幀（帶寬500 MHz）兩大類，通過窄帶系統(tǒng)將功率集中，提升覆蓋距離。物理層數(shù)據(jù)通信幀使用512 個子載波承載信息，多址方式采用TDMA(Time Division Multiplex Access)方案，幀長0.1 ms，利用短幀降低系統(tǒng)時延，可以達到最低0.1 ms的系統(tǒng)延時；雙工方式采用TDD(Time Division Duplexing)方式，通過時間區(qū)分收發(fā)。

（1）根據(jù)系統(tǒng)帶寬500 MHZ 和速率1 Gbps 的設計需求，發(fā)送模塊采用8 路并行處理方式，能夠?qū)?Gbps 的數(shù)據(jù)速率降至1/8 速率，降低對FPGA時鐘速率的設計要求，提高系統(tǒng)處理能力。發(fā)送幀設計分為兩個部分，Header 部分的數(shù)據(jù)組成(該部分用于信道估計)以及用戶數(shù)據(jù)傳輸。本文針對用戶數(shù)據(jù)部分設計8 路并行的運行方式，如圖3 所示Header 部分數(shù)據(jù)組成以及信道編碼；圖4 所示用戶數(shù)據(jù)組成以及編碼。

（2）基帶接收機主要包括載波同步，幀同步，符號同步，信道估計，頻域均衡，解擾碼，解調(diào)，信道解碼等模塊。由于接收數(shù)據(jù)速率高，數(shù)據(jù)量大，接收機同樣采用8 路并行的同步方式處理，將采樣后的數(shù)據(jù)進行串并轉(zhuǎn)化進行同步，直到時頻轉(zhuǎn)化時，再將數(shù)據(jù)流進行并串轉(zhuǎn)換處理，信道估計，頻域均衡等處理。如圖5所示，接收機的結(jié)構(gòu)示意圖，本文著重對于接收機的并行同步的FPGA 實現(xiàn)進行說明。

圖3 Header 組成及編碼

圖4 用戶數(shù)據(jù)組成及調(diào)制編碼

圖5 接收機結(jié)構(gòu)

2.2 物理層幀結(jié)構(gòu)設計

物理層幀結(jié)構(gòu)[1]如圖6 所示，主要包括前導（短前導和長前導）、頭部序列、用戶數(shù)據(jù)三部分，前導序列由長前導和短前導組成(如圖7 所示)，其中短前導序列由17 個重復的Golay 互補序列Ga 組成，長前導序列由Gv，Gu 和-Gb 組成，Ga 和Gb是一組格雷(Golay)互補序列對，Gv=［-Gb Ga -Gb-Ga］，Gu=［-Gb -Ga -Gb -Ga］。Ga、Gb 為 經(jīng)過重采樣的128 點Golay 互補序列。短前導主要用于幀同步與頻偏估計，長前導主要用于信道估計。前導碼的后面是信號Header 和用戶數(shù)據(jù)字段，其中信號Header 字段為一個OFDM 符號持續(xù)時間，其主要包括調(diào)制編碼信息、長度信息、校驗序列等，該字段以可靠的BPSK(Binary Phase Shift Keying)[4]調(diào)制及編碼速率進行發(fā)送，信號域的內(nèi)容經(jīng)過擾碼處理。調(diào)制編碼字段給出了分組的剩余部分（即數(shù)據(jù)段）采用的調(diào)制方式和編碼速率。表1 給出了該寬帶通信幀的基本參數(shù)設計。

圖6 寬帶通信幀結(jié)構(gòu)

圖7 前導結(jié)構(gòu)組成

表1 寬帶通信幀基本參數(shù)

本系統(tǒng)采用的是OFDM 調(diào)制方式，OFDM 系統(tǒng)通過將信息數(shù)據(jù)調(diào)制到正交的子載波上傳輸，有效地避免了信道頻率選擇性帶來的失真和多徑傳輸引起的碼間干擾。然而，OFDM 優(yōu)勢的前提是要保證其正交性，一旦正交性得不到滿足，受碼間干擾和信道間干擾的影響，性能將急劇惡化，所以保證同步的精確性對于OFDM 信號來說就非常重要。一般OFDM 系統(tǒng)的同步包括符號定時同步、載波頻率同步和采樣時鐘同步等，后面章節(jié)會詳細介紹其并行同步的FPGA 實現(xiàn)原理。

2.3 發(fā)射機的FPGA 實現(xiàn)流程

設計該發(fā)射機采用8 路并行模式將用戶數(shù)據(jù)進行處理，具體流程如圖8 所示，數(shù)據(jù)輸入接口按8位并行數(shù)據(jù)模式輸入，最終通過GTH 接口傳輸?shù)街蓄l板上通過DAC 變頻到2.745 GHZ 中頻頻段上發(fā)送出去。

圖8 發(fā)射機并行實現(xiàn)流程

2.4 接收機的FPGA 實現(xiàn)流程

天線陣列接收到的數(shù)據(jù)通過下變頻到中頻信號傳送至中頻板ADC，ADC 采樣率2211.84 MHz，能夠支持500 M 帶寬，采樣后的數(shù)據(jù)樣點在中頻板直接進行8 路并行化同步處理。由于傳輸速率高，采樣速率快，單位時間內(nèi)傳輸?shù)臄?shù)據(jù)量巨大，需要FPGA 的處理時鐘達到1 GHZ 左右難以滿足，在接收端考慮采用并行的數(shù)據(jù)處理方式，將接收的數(shù)據(jù)分成8 路處理這樣可以有效降低對FPGA 工作時鐘的需求，達到有效處理數(shù)據(jù)同步的目的。如圖9 所示接收機實現(xiàn)流程。

圖9 接收機實現(xiàn)流程

2.4.1 并行粗同步實現(xiàn)

幀的粗同步是利用接收序列的延遲自相關函數(shù)來實現(xiàn)的，即首先計算出接收信號的延遲自相關函數(shù)，并求其幅度的平方，然后再除以接收信號功率的平方，這樣就得到了定時度量函數(shù)M(d)。設定一個門限值β，當定時度量函數(shù)第一次大于此門限值時，這時定時度量函數(shù)的位置就作為幀的粗同步位置。定時度量函數(shù)的計算公式如下：

由于該系統(tǒng)做8 路并行同步，上述公式的參數(shù)需要除以8后作為每一路進行同步判斷的參考方式，每路做自相關會計算出該路的峰值位置，再對8 路的峰值進行比較確定出準確的同步位置。其流程如下圖10 所示，圖11 為實際采樣數(shù)據(jù)的modelsim 粗同步仿真結(jié)果。

圖10 并行化粗同步實現(xiàn)

2.4.2 并行精同步實現(xiàn)

通過粗同步處理可以粗略地估計出一幀數(shù)據(jù)的起始位置，在OFDM 系統(tǒng)中需要精確地進行符號定時同步。這里我們是基于短序列來進行幀的精同步。首先，將接收到的信號送入本地匹配濾波器，在匹配濾波器中存儲有原有的短序列（Golay序列）；然后，求出匹配濾波器輸出的信號的功率；之后，將求出的信號功率送入同步求和單元中去；最后，求出同步求和單元輸出信號最大值的位置即為一幀數(shù)據(jù)的起始位置。其流程如下圖12 所示，由于該系統(tǒng)采用8 路并行方式，每一路的數(shù)據(jù)相當于8 倍抽取數(shù)據(jù)，和本地固定序列做互相關，求出峰值，確定精確的同步位置，各支路并行同步單元如圖13 所示，根據(jù)格雷互補序列的特性以及本地相關序列，匹配濾波器的輸出如圖14 所示，圖15 為精同步的FPGA實現(xiàn)的modelsim 仿真結(jié)果，與理論算法一致，可以準確的判斷出同步的位置（例如，本仿真同步確定位置為sync_done8）。

圖11 并行化粗同步modelsim 仿真結(jié)果

圖12 精同步檢測流程

圖13 各支路精同步單元

圖14 匹配濾波器輸出

圖15 精同步modelsim 仿真結(jié)果

3 系統(tǒng)演示驗證

如上文所述，該系統(tǒng)具有陣列天線射頻模塊，中頻板，基帶板等組成部分，在進行試驗平臺環(huán)境搭建時，基帶板和中頻板之間通過光纖連接，采用QSFP+接口，4 線制模式，傳輸速率可以達到40 Gbps。中頻版和射頻通過射頻線連接，將中頻信號傳送至射頻的陣列天線進行混頻至射頻28 GHZ毫米波頻段發(fā)送出去。圖16 所示，系統(tǒng)演示環(huán)境搭建。

圖16 實物實驗平臺

該系統(tǒng)設計具有高速數(shù)據(jù)傳輸能力，為進行原理樣機驗證，使用思博倫的C51 萬兆以太網(wǎng)測試儀進行數(shù)據(jù)傳輸驗證。該測試儀是一種多速率接口的網(wǎng)絡測試儀器，具有覆蓋十兆、快速以太網(wǎng)、千兆、萬兆以太網(wǎng)接口，并具有流量發(fā)生、流量統(tǒng)計、數(shù)據(jù)過濾、誤碼測試等功能。通過SFP+(Small Form Pluggable)光口[5]與基帶板連接，并通過基帶板FPGA 芯片的10G Ethernet PCS/PMA IP 核實現(xiàn)與該設備的以太網(wǎng)數(shù)據(jù)傳輸。通過試驗驗證了該系統(tǒng)具有空口1 Gbps 的數(shù)據(jù)傳輸能力，除去負載和開銷，實際傳輸速率在800 Mbps 左右。如圖17 所示。

4 結(jié)語

本系統(tǒng)射頻部分通過采用陣列天線的形式，在發(fā)射時采用多個功率不大的功放，在空間進行功率合成形成定向波束，將發(fā)射功率集中在需要通信的方向上，在接收時也采用陣列天線的形式來提高天線增益，提升通信系統(tǒng)對弱信號的接收能力，從而提高通信距離。現(xiàn)有毫米波通信系統(tǒng)在傳輸距離上最大只有2 km,該系統(tǒng)平臺通過傳輸驗證可以在5 km 視距上無誤碼傳輸。系統(tǒng)平臺通過在基帶處理上，采用并行處理的發(fā)送接收方式，提高數(shù)據(jù)處理能力，采用MIMO+OFDM 的形式，以對抗毫米波頻段較大的傳輸衰減、增加通信距離并提高信息傳輸速率,OFDM 的通信體制解決了信號大帶寬情況下的信道均衡從而滿足了系統(tǒng)數(shù)據(jù)傳輸速率能夠達到1 Gbps。毫米波通信是當今移動通信的研究熱點，在各領域有著廣闊的前景。由于其實現(xiàn)的難度大，所以擁有很高的技術含量，加上大規(guī)模陣列在其中的應用，并且實現(xiàn)了在原理樣機平臺上的高速數(shù)據(jù)傳輸，進一步進行原理樣機工程化研制，將會取得可觀的經(jīng)濟效益。