吳明陽 上海柏飛電子科技有限公司

前言：數(shù)據(jù)采集在諸多領(lǐng)域得到了廣泛應(yīng)用。當(dāng)前，高速數(shù)據(jù)采集對相應(yīng)的系統(tǒng)設(shè)計提出了較高要求?；贔PGA的高速數(shù)據(jù)采集系統(tǒng)，對Verilog HDL語言進行采用，并借助QuartusII6.0軟件編程對IP核進行控制，對多個ADC08B200芯片實施有效的數(shù)據(jù)采集，并借助DDRII SDRAM實施數(shù)據(jù)緩存，通過PCI總線將數(shù)據(jù)傳輸?shù)絇C機。利用PC機相應(yīng)的測試軟件，能有效實現(xiàn)對高速數(shù)據(jù)的良好采集。

1 現(xiàn)場可編程門陣列（FPGA）技術(shù)分析

FPGA，即現(xiàn)場可編程門陣列，是各類可編程器件，諸如PAL、CPLD以及GAL的發(fā)展產(chǎn)物。FPGA是專用集成電路相關(guān)領(lǐng)域的半定制電路，既能彌補定制電路的缺陷，又能克服固有可編程器件門電路數(shù)有效的不足。

FPGA結(jié)構(gòu)主要由以下部分組成：一，邏輯陣列塊LAB或者CLB，兩者構(gòu)成了PLD器件的邏輯組成核心；二，輸入/輸出快；三，對邏輯塊進行連接的可編程連線陣列PIA或者互連資源IR，由長度各異的連線線段組成，也有部分可編程的連接開關(guān)，用于邏輯塊之間、邏輯塊與輸入/輸出塊間的連接。FPGA具有如下優(yōu)點：一，具有較大規(guī)模，能實現(xiàn)任何數(shù)字邏輯的相關(guān)功能，能實現(xiàn)系統(tǒng)集成；二，在投片前對設(shè)計正確性進行驗證，具有較低的開發(fā)成本；三，對設(shè)計進行修改，無需對硬件電路進行改動，且具有較短的開發(fā)周期；四，減少PCB面積，能提高系統(tǒng)可靠性。

FPGA的制造工藝主要是查找表技術(shù)和SRAM工藝，可實現(xiàn)時序邏輯電路功能。FPGA技術(shù)通常采用“自頂向下”以及“自下而上”的設(shè)計方法。當(dāng)前，大規(guī)模的FPGA設(shè)計通常對“自頂向下”的設(shè)計方法進行采用。所謂“自頂向下”，是指對完全獨立于相關(guān)芯片產(chǎn)商以及具體產(chǎn)品結(jié)構(gòu)的相應(yīng)描述語言進行采用，在功能級定義設(shè)計產(chǎn)品，并與功能仿真技術(shù)相結(jié)合，有效保障設(shè)計正確性。在完成功能定義后，借助邏輯綜合技術(shù)，對功能描述進行轉(zhuǎn)換，使之轉(zhuǎn)換為某具體結(jié)構(gòu)芯片相應(yīng)的網(wǎng)表文件，將向廠商提供的布局布線器輸出后實施布局布線，其結(jié)果可實現(xiàn)對同一仿真器的反標(biāo)回，實施涵蓋功能與時序的后驗證，確保布局布線所導(dǎo)致的門延時以及線延時不會對設(shè)計性能造成影響。

傳統(tǒng)數(shù)據(jù)采集系統(tǒng)對高速數(shù)據(jù)采集的相關(guān)應(yīng)用缺乏適應(yīng)性?；贔PGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計則能大幅度提高采集速度和效率，且不易受干擾。FPGA技術(shù)具有較高的時鐘頻率和較小的內(nèi)部延時，且具有較快的速度和較高的效率。FPGA技術(shù)能對電路板設(shè)計實際體積有效減少，還能促進系統(tǒng)采集及處理信號的能力實現(xiàn)大幅度提高，還能實現(xiàn)系統(tǒng)編程，能有效增強產(chǎn)品開發(fā)、產(chǎn)品維護以及產(chǎn)品更新的便捷性。

2 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計需求

（1）總體方案與系統(tǒng)架構(gòu)

嵌入式高速數(shù)據(jù)采集系統(tǒng)，以緊湊型外部設(shè)備互聯(lián)標(biāo)準(zhǔn)為基礎(chǔ)，主要涵蓋高速數(shù)據(jù)采集、寬帶模擬信號調(diào)理、嵌入式處理器、存儲以及電源等模塊。高速數(shù)據(jù)采集技術(shù)的相關(guān)研究主要涉及如下關(guān)鍵軟件技術(shù)和硬件技術(shù)：數(shù)?；旌想娐吩O(shè)計、高速信號完整性、高速數(shù)據(jù)存儲于處理、高速并行同步數(shù)據(jù)流時序以及波形顯示與控制等[4]?；谟嬎銠C平臺相應(yīng)的應(yīng)用背景，設(shè)計以cPCI嵌入式計算平臺為基礎(chǔ)的總體方案，如下圖1所示：

圖1 基于cPCI標(biāo)準(zhǔn)的高速數(shù)據(jù)采集平臺

總體方案包括硬件及軟件相應(yīng)的系統(tǒng)方案。硬件系統(tǒng)主要由cPCI底板，以x86架構(gòu)為基礎(chǔ)的CPU模塊、兼容cPCI標(biāo)準(zhǔn)的固態(tài)盤、高速數(shù)據(jù)采集、模擬信號調(diào)理、電源等模塊構(gòu)成。其中，CPU模塊是系統(tǒng)相應(yīng)的主控、硬盤模塊與高速數(shù)據(jù)采集模塊間借助PCI總線實現(xiàn)數(shù)據(jù)傳輸；軟件系統(tǒng)涵蓋高速數(shù)據(jù)采集模塊相應(yīng)的驅(qū)動程序、波形顯示與控制相應(yīng)的人機界面軟件。

（2）高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)流

系統(tǒng)數(shù)據(jù)流如下：模擬信號實現(xiàn)對模擬信號調(diào)理電路的進入，實現(xiàn)對模擬信號的放大、濾波等預(yù)處理，模擬信號經(jīng)過處理后，對高速數(shù)據(jù)采集模塊進行進入，實現(xiàn)對高速數(shù)字信號的轉(zhuǎn)換，以代表相應(yīng)的模擬信號樣點；高速數(shù)字信號對FPGA進行進入，實時樣點數(shù)據(jù)處理，樣點數(shù)據(jù)經(jīng)過處理后，通過CPU以及DMA引擎借助PCI總線有效讀入內(nèi)存，實現(xiàn)存儲、顯示等各類后端處理。

3 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)功能設(shè)計

（1）數(shù)據(jù)采集相應(yīng)的硬件模塊設(shè)計

基于FPGA的高速數(shù)據(jù)采集平臺，其硬件系統(tǒng)主要包括cPCI底板、固態(tài)盤模塊、以cPCI標(biāo)準(zhǔn)為基礎(chǔ)的CPU模塊、高速數(shù)據(jù)采集相應(yīng)模塊、電源模塊以及模擬信號調(diào)理相應(yīng)模塊等。在機箱、模塊結(jié)構(gòu)，總線接口，電源以及系統(tǒng)管理等與cPCI標(biāo)準(zhǔn)完全兼容，呈現(xiàn)出模塊化、可擴展性、高可靠性以及堅固性等特點。高速數(shù)據(jù)采集模塊相應(yīng)的硬件構(gòu)架包括高速A/D轉(zhuǎn)換器、高速局部總線-PCI橋以及大規(guī)模FPGA，如下圖2所示。采集模塊借助標(biāo)準(zhǔn)cPCI總線連接數(shù)字采集系統(tǒng)相應(yīng)的CPU模塊，借助兩路模擬信號相應(yīng)的通道接口和控制總線連接前端模擬信號調(diào)理這一模塊。

圖2 高速數(shù)據(jù)采集模塊示意圖

模擬信號調(diào)理這一模塊實現(xiàn)了對多路增益可編程相應(yīng)的模擬信號調(diào)理通道以及一路控制總線通道的有效集成。CPU模塊借助cPCI總線向高速數(shù)據(jù)采集模塊發(fā)送控制命令，采集模塊對控制命令進行解析并借助控制總線將命令對前端模擬信號調(diào)理模塊進行轉(zhuǎn)發(fā)，實現(xiàn)數(shù)據(jù)采集系統(tǒng)相應(yīng)的主機控制并校準(zhǔn)模擬前端相關(guān)電路參數(shù)的目的。借助主機實現(xiàn)對前端模擬信號調(diào)理模塊的有效動態(tài)配置，能促進模擬信號實際動態(tài)范圍的提高，還能增強模擬調(diào)理各項電路參數(shù)，諸如直流偏置、帶寬以及增益進行校準(zhǔn)的便捷性。

數(shù)據(jù)采集系統(tǒng)包括2個通道，各通道相應(yīng)的模擬信號由前端調(diào)理后，借助高速A/D遵循1GS/s的時鐘頻率，實施采樣。采樣過程如下：首先，將模擬信號轉(zhuǎn)換為8bit高速數(shù)字信號，其頻率為1GHz，在高速A/D轉(zhuǎn)換器內(nèi)部，該信號被兩分頻成頻率為500MHz的16路高速同步并行數(shù)據(jù)流，實現(xiàn)對FPGA的進入。在FPGA內(nèi)部，數(shù)據(jù)流進一步被串行轉(zhuǎn)并行處理以及排序，其后在FPGA內(nèi)部相應(yīng)的先入先出（即FIFO）中緩存。FIFO控制器連接局部總線-PCI橋，由其向cPCI總線傳送FIFO中存在的波形數(shù)據(jù)樣點。

（2）FPGA邏輯設(shè)計

可編程器件FPGA相應(yīng)的速度以及集成度逐步提高，其設(shè)計手段日趨完善和靈活。FPGA編程具有較強的靈活性，得到了廣泛使用。本文選用StratixⅡ系列器件作為設(shè)計FPGA，該器件對ALM（即自適應(yīng)邏輯）模塊進行了引入，性能以及邏輯封裝更高，邏輯以及布線級數(shù)更少，DSP支持更強。

本文設(shè)計FPGA采用主動串行與JTAG相結(jié)合的配置方式，可將FPGA芯片相應(yīng)的MSEL0、MSEL1、MSEL2、MSEL3引腳驅(qū)動作為高、低電平選擇相應(yīng)的配置方式。FPGA主要將具體設(shè)計方案作為依據(jù)確定內(nèi)部功能，該硬件平臺在設(shè)計上對系統(tǒng)相應(yīng)的可擴展性進行了充分考慮，在器件選擇方面評估系統(tǒng)資源，就功能設(shè)計而言，具有較多的可選性和較強的通用性，基本能良好實現(xiàn)一般數(shù)字信號相應(yīng)的預(yù)處理功能。

（3）寬帶模擬信號調(diào)理電路設(shè)計

在高速信號采集系統(tǒng)中，模擬信號調(diào)理電路是其模擬前端，其具備的寬帶性能對于高速信號采集系統(tǒng)的整體采集能力以及可測量信號頻率的實際范圍具有直接影響。為實現(xiàn)對該技術(shù)的有效突破，對寬帶模擬信號相應(yīng)的放大電路方案、模擬信號接地、濾波、隔離以及屏蔽方案、PCB布局布線方案、阻抗匹配方案以及阻抗變換方案實施科學(xué)設(shè)計和有效調(diào)試實現(xiàn)-3db寬帶200MHz以及5倍放大倍數(shù)的模擬信號調(diào)理電路相應(yīng)指標(biāo)。該指標(biāo)有效滿足了綜合電子信息系統(tǒng)對于模擬前端的要求。

（4）高速采集電流與數(shù)據(jù)流實時存儲

該技術(shù)在本文設(shè)計中占據(jù)著核心地位。經(jīng)過相關(guān)研究，最終確定以高速A/D轉(zhuǎn)換器結(jié)合FPGA主處理器作為系統(tǒng)實現(xiàn)方案。該方案實現(xiàn)了對單通道相應(yīng)的1GS/s采樣率、雙通道相應(yīng)的2GS/s采樣率、實時寬帶相應(yīng)的16Gb/s二進制編碼形成的同步并行數(shù)據(jù)流的有效捕獲以及實時存儲。

（5）寬帶信號交替并行采集技術(shù)

該技術(shù)借助2個采樣率相同的采集通道按照一定時序?qū)﹄p倍速采集通道進行合成。在本文設(shè)計中，通過深入研究A/D轉(zhuǎn)化器以及FPGA數(shù)據(jù)處理相應(yīng)的時序，實現(xiàn)將兩個采樣率為1GS/s的采集通道對單個采樣率為2GS/s采集通道合成的交替并行采集技術(shù)，無需對硬件成本進行添加，即可使采集率相應(yīng)的性能指標(biāo)實現(xiàn)加倍。

（6）軟件系統(tǒng)設(shè)計

軟件系統(tǒng)包括如下兩部分：一，驅(qū)動程序。驅(qū)動程序訪問高速信號采集模塊相應(yīng)的硬件寄存器，實現(xiàn)對底層各類硬件操作的控制，并將軟件訪問的相應(yīng)接口提供于上層相關(guān)應(yīng)用程序。二，波動顯示與控制相應(yīng)的人機界面軟件。該軟件在Windows操作系統(tǒng)環(huán)境下運行，為用戶提供相應(yīng)的人機界面，并借助驅(qū)動程序?qū)Φ讓酉嚓P(guān)硬件設(shè)備進行訪問。

4 系統(tǒng)測試

根據(jù)系統(tǒng)設(shè)計的具體要求，實施系統(tǒng)測試，以驗證高速信號采集模塊的具體功能和各項性能指標(biāo)?；诓蓸佣ɡ?，任意模擬信號由A/D轉(zhuǎn)換器實施轉(zhuǎn)換之后，以數(shù)字信號的具體方式在數(shù)字域內(nèi)對原始模擬信號相應(yīng)波形進行重現(xiàn)，A/D轉(zhuǎn)換器具備的采樣頻率不能小于該模擬信號自身2倍的最高頻率分量。相關(guān)實驗證明，若A/D轉(zhuǎn)換器實際采樣頻率不小于所采集的相關(guān)模擬信號相應(yīng)的5倍基波頻率時，所采集到的相應(yīng)數(shù)字信號波形可實現(xiàn)對原始模擬信號具體波形的重現(xiàn)。

在實驗室相應(yīng)環(huán)境下，對系統(tǒng)軟件及硬件各類模塊具備的功能和相關(guān)性能指標(biāo)進行測試，對Agilent LXI33220A標(biāo)準(zhǔn)信號源或者Tektronix AFG3252標(biāo)準(zhǔn)高速信號源進行使用。

實驗測試相應(yīng)的軟件環(huán)境如下：Windows操作系統(tǒng)；DataAquiLG軟件。其中，以20MHz/100mV正弦波作為模擬信號進行輸入。

實驗測試后獲取相應(yīng)的波形圖，據(jù)圖可知基于FPGA的高速信號采集模塊具備的各項功能以及相關(guān)性能指標(biāo)，均能完成預(yù)期目標(biāo)。

本文設(shè)計的方案在3個cPCI標(biāo)準(zhǔn)模塊中，對模擬信號調(diào)理、數(shù)據(jù)處理顯示以及高速信號采集等核心功能進行劃分，確保用戶能基于自身各項應(yīng)用需求對型號各異的標(biāo)準(zhǔn)模塊進行選配，實現(xiàn)對性價比和定制化程度均相對較高的高速數(shù)據(jù)采集系統(tǒng)的構(gòu)建。該解決方案具有較強的適應(yīng)性、靈活性以及可擴展性。另外，該解決方案在各類硬件指標(biāo)上均能實現(xiàn)對cPCI計算平臺相關(guān)標(biāo)準(zhǔn)各項要求的良好滿足。

5 總結(jié)

本文研究了基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的科學(xué)設(shè)計和有效實現(xiàn)，并對系統(tǒng)模塊實施了測試驗證。相關(guān)結(jié)構(gòu)顯示，該系統(tǒng)能基于GS/s采樣率，實現(xiàn)高速數(shù)據(jù)采集的穩(wěn)定性和可靠性。可對本文設(shè)計系統(tǒng)的高速數(shù)據(jù)緩存、采樣率以及主機總線接口等實施優(yōu)化，還能將高速數(shù)據(jù)處理的各類功能，諸如插值算法以及傅里葉變換等添加于波形顯控軟件內(nèi)。